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ACF DC/DC 有源钳位反激电源仿真 24V到160V

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pioneerpro
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  • 2020-12-2 15:52:50
100问答币
工作需要,要做一款电源,输入为24V DC,输出为160V/0.4A,-30V/0.4A,15V/0.4A,-15V/0.4A。输出功率大约在90W左右。在众多电源拓扑中,选择了有源钳位反激。体积敏感,使用GanMOS提高电源的功率密度。

目前业界有TI和安森美提供ACF的控制IC。 打算选用TI UCC28780作为控制IC,Gan IC 用NV6115和6117,变压器从淘宝上找了一家设计&打样的帮助设计。我对ACF不太熟悉,第一次做。现在网上的参考案例都是AC-DC的,我这种DCDC的没有参考,做起来比较难受。

电源拓扑和元器件参数按照芯片数据手册以及官方给出的EXCEL设计工具,SIMPLIS软件取自TI。

我首先仿真了160V输出,问题在于,仿真输出不正常,只有十几V的输出。请教一下这个电源的设计思路,最起码仿真先能跑起来。



UCC28780 Excel Design Calculator (Rev. C) SLUC664C.xlsx (589.44 KB, 下载次数: 55)

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先算一个变压器: 按1%漏感仿真,100VMOSFET可以搞定
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  • 2020-12-3 11:29:08
 
普通反激即可,有源钳位和GanMOS都没有优势
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  • 2020-12-3 15:10:42
 
ACF不是号称开关频率比较高吗,而且ZVS降低开关损耗,高频又可以使变压器体积减小。 我这个应用体积比较敏感。
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  • 2020-12-3 16:52:41
 
你这是低压(大电流),一方面频率很容易做高,另一方面器件导通损耗(而非开关损耗)尤为突出,现在100V以下的普通MOS的Rdson很容易做到几个mR,因此说有源钳位和GanMOS都没有优势
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初级工程师
  • 2020-12-4 08:23:01
 
我的电源大神,我的电流不大啊,才0.4A,输出有160v的高压!(还有低压)

我看到你下面的波形 明白了一些 您的意思是 原边的电压应力低于100V,原边电流较大。

在原边峰值电流接近20A的情况下,原边MOS管的峰值导通损耗为 20A*0.15Ω=3W! 还是比较恐怖的
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  • 2020-12-4 09:09:05
 
英飞凌 IPB025N10N3,100V2.5mΩ,秒出GanMOS两个数量级
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  • 2020-12-4 09:32:31
 
阿里旺旺图片20201204093135.jpg

这货看着确实恐怖!
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  • 2020-12-3 15:25:17
 
我入坑ACF半个多月了,把IC和GanMOS都买到手了。。。现在卡在了仿真上面,没法继续了。
今天仔细看了仿真波形,发现RUN引脚在开始出入一个高电平之后,就输出低电平了。后续芯片不再继续工作。继续啃读芯片手册。。
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  • 2020-12-3 15:27:41
 
分享一下变压器

变压器

变压器

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  • 2020-12-3 16:55:57
 
先算一个变压器:
12.png

按1%漏感仿真,100VMOSFET可以搞定
12.png

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  • 2020-12-4 08:43:13
 
李工,你这也太毒了,三下五除二解决了这个问题,让抱着芯片手册苦啃半个月的我欲哭无泪啊!
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初级工程师
  • 2020-12-4 08:49:48
 
还有一个问题想请教,辅助绕组是必须的吗?对于我这个应用,是否可以直接用DC24V供电?TI也没回答明白这个问题。
阿里旺旺图片20201204084908.jpg


阿里旺旺图片20201204084913.jpg




nc965
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  • 2020-12-4 09:06:43
 
24V供电是首选,注意24V一定有个范围,只要不是太低就直接串电阻供电,芯片就384X吧,没必要搞得太花哨
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  • 2020-12-4 09:42:12
 
好的,我一会研究一下。供电范围原来设计的是20-30V。另外请教一下,按照您提的这个方案,原边峰值电流17A,DC24V输入的话,用一对变压器引脚够吗?(我的输出较多,引脚不够用,能省则省)。

我用TI的webench生成了一下方案,有用LM5155x的方案,跑到250K频率;也有给UC384x的方案,但是频率给出了100K。我这个应用,频率最多能跑多少啊?

比较.png
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  • 2020-12-4 10:16:31
 
之前给你估计最低电压22V,磁功率系数已经爆表,估计变压器是要发烫的,你现在低到20V就更加紧张,因此多半要CCM才行,大约副边11匝、频率跑到210KHz,应该就可以了。
输入电流5A以下,原边普通一对PIN足矣,真正需要注意的是系统有没有安规要求,骨架和引脚受此限制很大,必要时飞线解决。需要关注的是30V对应3匝,+-15V需要另类处理才能产生。
频率跑多高是变压器说了算,受变压器最少匝数限制,现在2匝已经是极限了,只能150~210KHz这样子。
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  • 2020-12-4 10:25:51
 
没有安规要求,我们的产品一般都是客户定制的。变压器的电流,用多少引脚,不看峰值看平均是吧,如果一对引脚够用那就太好了。因为我这个体积敏感,我看LM5155的外围器件30个,比UC384x的50个少了20个,很爽,不知道用LM5155是否可以呢?
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  • 2020-12-4 16:10:29
 
用户定制的话多半会提绝缘要求。LM5155也可以,两种芯片差不多的
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  • 2020-12-4 10:38:07
 
原边4Ts, 160v 53Ts, -30v 10Ts, 15v 5Ts 我还需要一个5v, 2Ts 这样不行嘛
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  • 2020-12-4 11:45:01
 
有计算表格你可以自己算,原边4T估计只能做50W,频率75KHz
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  • 2020-12-4 11:59:20
 
我之前下载过您的表格。不太明白原边匝数和功率,频率之间的关系。。。。
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  • 2020-12-4 12:40:42
 
算了就知道了,所有关系都在表格内,你没见与仿真是高度吻合的?
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  • 2020-12-10 15:47:20
 
我可以换成PQ3220或POT3016
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  • 2020-12-10 16:45:27
 
增加磁芯并不能达到目的,是匝数在限制
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  • 2020-12-11 16:40:32
 
好的,再请教一下RCD吸收电如何取值?为了简单起见,能否用TVS+超快二极管代替RCD电路?(由于100V 开关管,TVS稳压值打算选为82V,不知道是否可以?)
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  • 2020-12-11 17:28:09
 
仿真是漏感1%的取值,大约1W,TVS也是可以的,但电压不能超过100-30=68V,也不好做散热
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  • 2020-12-14 15:24:43
 
30是留的安全余量吗,那我选82V有点高了。改一下。
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  • 2020-12-14 16:14:57
 
30V见19楼,最高输入电压
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  • 2020-12-15 10:31:47
 
收到收到
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  • 2020-12-15 10:35:56
 
大神,设计参数修改如下。
参数
供电电压Vs
20v-30v
输出电压Vload
160V
输出电流Iload
0.625A
输出功率Pout
100W
开关频率fsw
250Khz
拓扑
CCM反激

计算初级电感,Np=标定为1,Ilrr是电感电流纹波率(我翻译的可能不对,英文叫inductor current ripple ratio),取60%。
Lm_calc=Np^2*Vs_max^2*Vload^2/(ILrr*fsw*Pout_total*(NS*Vs_max+Np*Vload)^2)

Lm_calc=30*30*160*160/(0.6*250*1000*100*(14.5*30+1*160)^2)*10^6
=4.3uH

计算出初级电感是4.3uH,但是我淘宝找的变压器打样厂家给我设计了2.6uH的初级电感,这么做会不会导致ILrr增加?这么小的电感会带来哪些坏处?


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  • 2020-12-15 12:59:44
 
纳入计算表格才知道有没有问题:反激变压器设计要领
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  • 2020-12-15 15:16:37
 
好的,好的,我重新拜读一下
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  • 2020-12-16 09:14:26
 
LM5155_56_单输出.xlsx (4.8 MB, 下载次数: 10)
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  • 2020-12-16 09:25:30
 
是否可以少发热,取决于变压器和波形是否有优化余地,200A的管子跑5A还烫,这没道理
如何散热,要看封装才能决定,必要时直接焊在铜锭上
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  • 2020-12-22 15:05:39
 
大神,板子做完了,正在调试,遇到了问题,各个波形输出不正常。IC是LM51551,没有使用辅助绕组。

Gate信号间歇性输出一个短脉冲;如下列图所示

gate1

gate1

放大:

gate2

gate2


Vsw(MOS D):
TEK00004.PNG

变压器副边输出一个负的尖峰:
TEK00006.PNG


输出电压设计160v 实际输出2v多一点。

已经调试快一天了,芯片手册也撸了一遍,无进展,求指教可能出现的问题和方向。
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  • 2020-12-22 19:04:12
 
先核算变压器
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  • 2020-12-23 08:37:39
 
变压器参数如下:

阿里旺旺图片20201223083702.jpg
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  • 2020-12-23 13:10:32
 
用计算表格核算
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  • 2020-12-23 14:58:29
 
{719555F6-FC78-4FE6-9C3F-9235A35C9634}.bmp


貌似这也不对啊。。。感觉您这表格应该少一个纹波电流
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  • 2020-12-23 19:38:31
 
磁系数6以上,意思磁芯小了6倍,热否决。感觉你又回到了1楼,这些天瞎忙了。
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  • 2021-1-4 13:30:04
  • 倒数10
 
大神,如黄色波形为采样电阻(4毫欧)和MOS管的Gate波形。
情况是这样的,管子开通瞬间,产生400毫伏,约100A的电流,控制芯片检测到过流迅速关断。如此反复。

找了好久 没有找到故障点  求提点,指教。
QQ图片20210104132943.png

TEK00008.PNG
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  • 2021-1-5 10:09:22
  • 倒数9
 
拆除变压器,焊接电源IC外围电路,MOSFET,采样电阻,这是采样电阻波形(黄色)和MOS-Gate的波形(蓝色)。

在开关的时刻,有非常大的噪声

TEK00012.PNG
TEK00013.PNG

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  • 2021-1-5 10:41:16
  • 倒数8
 
先核算变压器
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  • 2021-1-5 11:08:32
  • 倒数7
 
变压器通过TI官方的工具设计的,问题应该不大。现在的问题不是变压器引起的。
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  • 2021-1-6 17:16:16
  • 倒数5
 
只是核算一下,官方工具只是典型应用,你这个很不典型
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  • 2021-1-6 09:45:11
  • 倒数6
 
大神 由联系方式吗 QQ或者微信  我的QQ 8421687 WX pioneerpro 方便的话加一下求教
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  • 2020-12-3 15:32:19
 
典型应用.png
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  • 2020-12-3 15:34:10
 
{BB3B9929-0263-4005-A7E7-ED40F49E0B5F}.png
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  • 2020-12-3 15:44:38
 
上传一下芯片手册中的启动波形,分析一下

启动

启动

启动波形

启动波形


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  • 2020-12-3 16:24:59
 
(翻译自芯片数据手册)
7.4.8 启动时序
图29显示了简化的VDD启动方框图,图30显示了启动时许。详述如下:

1. 时间间隔(A)
Time interval A: The UVLO circuit commands the two internal power-path switches (QDDS and QDDH) to build connections among SWS, VDD, and HVG pins through two serial current-limiting resistors (RDDS and RDDH). The depletion-mode MOSFET (QS) starts sourcing charge current (ISWS) safely from the high-voltage switch node voltage (VSW) to the VDD capacitor (CVDD). Before VVDD reaches 1 V, ISWS is limited by the high resistance RDDS of 12 kΩ to prevent potential device damage if CVDD or VDD pin is shorted to ground.


欠压保护(UVLO)电路通过两个限流电阻(Rdds和Rddh)控制两个电源路径开关(Qdds和Qddh)建立和SWS,VDD,HVG引脚之间的关系。此时,耗尽型MOS(Qs)开始从高压开关(VSW)安全的吸收电流(Isws),给VDD电容充电(Cvdd)。在Vdd达到1V之前,Isws被12kΩ的Rdds限流,防止Cvdd或Vdd对地短路造成可能的破坏。

2. 时间间隔(B)
B: After VVDD rises above 1 V, RDDS is reduced to a smaller resistance of 1 kΩ. ISWS is increased to charge CVDD faster. The maximum charge current during VDD startup can be quantified by 公式 7.  Isws=Vth(qs)/(Rdds+Rsws)


Vdd超过1V后,Rdds减少到1kΩ(挺神奇啊)。Isws增加继续给Cvdd更快的充电。 最大充电电流为Isws=Vth(qs)/(Rdds+Rsws)。


3. 时间间隔(C)
As VVDD reaches VVDD(ON) of 17.5 V, the ULVO circuit turns-off QDDS to disconnect the source pin of QS to CVDD, and turns-off QDDH to break the gate-to-source connection of QS, so QS loses its current-charge capability. VDD then starts to drop, because the 5-V regulator on REF pin starts to charge up the reference capacitor (CREF) to 5 V, which maximum charge current (ISE(REF)) is self-limited at around 14mA. After VREF is settled, the UVLO circuit turns-on another power-path switch (Q11H), so an internal 11-V
regulator is connected to the HVG pin. The voltage on the HVG pin capacitor (CHVG) starts to be discharged by the regulator.



当Vdd达到了VDD(on),即17.5V的时候,ULVO电路关闭Qdds,切断Qs引脚和Cvdd,同时关闭Qddh切断Qs的门极和源极。此时Qs失去了充电能力。VDD电压开始下降,因为内部的5-V稳压器开始给REF引脚的电容Cref充电,最大充电电流大约14mA。 当Vref稳定后,UVLO电路开启另一个电源轨道(Q11H),此时内部的11-V稳压器连接到HVG引脚。HVG引脚电容(Chvg)开始由11V稳压器放电。

4. 时间间隔(D)
Time interval D: During discharging CHVG of the recommended 2.2 nF, the sink current of the 11-V regulator (ISE(HVG)) is self-limited at around 90 μA, so it takes longer than 25 μs for settling to 11 V. If VHVG reaches 11V in less than 10 to 25 μs, the HVG pin open fault is triggered to protect the device. Once VHVG is settled to 11 V without the fault event, RUN pin goes high and UCC28780 enters a run state with IVDD = IRUN.


Chvg推荐使用2.2nF,11-V稳压器提供的Ise(hvg)电流被自身限制约为90uA,因此大约需要25us到达11v。如果Vhvg在10-25us内到达了11V,那么一个错误就产生了。一旦Vhvg无错误的达到11V,RUN引脚就会拉高,芯片进入RUN状态(Ivdd=Irun)。


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  • 2020-12-3 16:51:29
 
5 时间间隔(E)
Time interval E: There is a 2.2-μs delay from RUN going high to PWML starting to switch in order to wake-up the gate driver and UCC28780.
为了唤醒门驱动器和芯片,从RUN引脚输出高电平到PWML开始开关有一个2.2us的延迟。

6 时间间隔 (F)
Time interval F: This is the soft-start region of peak magnetizing current. The first purpose is to limit the supply current if the output is short. The second purpose is to push the switching frequency higher than the audible frequency range during repetitive startup situations. At the beginning of VO soft-start, the peak current is limited by two VCST thresholds. The first VCST startup threshold (VCST(SM1)) is clamped at 0.28 V and the following second threshold (VCST(SM2)) is 0.6 V. When VCST = VCST(SM1), PWMH is disabled if the VS pin voltage (VVS) < 0.28 V, and the first five PWML pulses are forced to stay at this current level. After VVS exceeds 0.28 V and the first five PWML pulses are generated, the peak current threshold changes from VCST(SM1) to VCST(SM2). In case of the inability to build up VO with VCST(SM1) at the beginning of the VO soft-start due to excessively large output capacitor and/or constant-current output load, there is an internal time-out of 1ms to force VCST to switch to VCST(SM2).

在是峰值磁电流的软起动区域。第一个目的是当输出短路的时候限制供应电流。第二个目的是,在反复启动过程中,把开关频率调高到人耳可闻到之外。在VO的软起动开始,峰值电流由两个VCST阈值限制。第一个VCST启动阈值(VCST(SM1))被钳位到0.28V,接下来的第二个(VCST(SM2))是0.6V。 当VCST=VCST(SM1),PWMH被禁用,如果VS引脚的电压Vvs小于0.28V,同时第一组5个PWML脉冲被强制的限制到这个电流水平。当Vvs超过0.28V,第一组5个PWML脉冲被产生,峰值电流阈值从VCST(SM1)转换到VCST(SM2)。因各种原因有1ms的超时时间来转换。


7 时间间隔(G)
Time interval G: When VVS rises above 0.6 V, VCST is allowed to reach VCST(MAX) of 0.8 V, so the rising rate of VO startup becomes faster. When PWML is in a high state, IVDD can be larger than IRUN, because the 5-V regulator provides the line-sensing current pulse (IVSL) on the VS pin to sense VBULK condition.

当Vvs电压超过0.6V, Vcst被允许达到0.8V,则哈有那个VO的启动速率变快。 当PWML输出高,Ivdd可能比Irun更大,因为5-v稳压器在VS引脚提供一个Ivsl电流来感应Vbulk的状态。


8 时间间隔(H)
Time interval H: VO and VCST settle, and the auxiliary winding takes over the VDD supply. There is a switching ripple on CHVG during PWML switching, due to the dV/dt coupling of VSW through the junction capacitance of QS. UCC28780 provides an over-voltage protection on HVG pin to avoid the risk of high overshoot under high dV/dt conditions. The over-voltage threshold of HVG pin (VHVG(OV)) is 13.8V.

VO和Vcst被设定,AUX绕组替代VDD电源供应。在PWML切换的时候在Chvg上有一个切换电压波动,因Qs的结电容导致。芯片通过HVG引脚提供过呀保护,HVG的过压保护阈值被设定为13.8V。





theodore
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l17851208971
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