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这个图告诉我们,在电源里面两个分离的物体是有电容效应的,当有交流信号时,就会有电流流过。
在电源里面相对并有电压变化的物体是很多的,如漏极和次级;漏极和初级的L,N线等,它们都会引起电流流动,被LISN检测到就是EMI干扰。仿真的结果和实际是基本上相符的。 |
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第一幅图把上面的计算电感等效的变压器带入电路里面,第二幅图是测量和模拟的结果,可以看到互感的模型是很正确的,感性耦合确实向变压器一样。
这样的耦合在开关电源里面比比皆是,向反激里面的高压电容、变压器初级和开关管组成的环路,变压器初级嵌位电路形成的环路,次级整流管形成的环路。除了常见的这3个外其实还有很多,如初级、次级和Y电容组成的环路,变压器初级、初级和屏蔽层的电容及屏蔽层的电感组成的环路等。 |
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| | | | | | | | | | | | | 顶大师就是大师,看您的帖子真的学习了不少好东西很受用! |
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| | | | | | | | | | | 容性耦合的一个例子:
这个例子是说漏极和输入的接线端有一个耦合,尽管电容很小(0.1pF),但由于漏极电压高,差模干扰还是会超过标准。 |
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| | | | | | | | | | | | | 大师,我有个疑问,平行板电容器的电容量不是和它的正对面积有关吗?
可第一个图和第二个图上正对面积是一样的,怎么会有C1<<C2呢? |
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| | | | | | | | | | | 容性耦合的另一个例子:
此处的例子是指漏极和地的电容,漏极虽然很小,但地很大,虽然传导并不要求屏蔽室,在实际的EMI测试中还是在一个屏蔽的屋子里面,这实际上加大了图中的Cs。同样由于电压高,假设Cs很小,实际测试的干扰(实际为共模)也会超标。 |
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| | | | | | | | | | | | | 根据以上的分析得出减少容性耦合的一个方法,就是减小高压点的面积,从而减小电容。
中间的图由于高压部分的面积大而被认为Wrong。其实最右边的图也不是很好,最好往左边靠。
此处介绍的PCB的布线规则。线的面积尽量小,当然要满足电流的要求,平衡走线,这样两线对高压点的电容是平衡的,容性干扰会对消。输入部分尽量远离MOS的漏极。漏极的面积尽量小。 |
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| | | | | | | | | | | | | | | 请问郭大师,如上的分析,是不是意味着插件的MOS会比贴片的MOSEMI会好点,因为贴片的考虑到散热漏极的铜箔面积会比加大,另外插件的MOS由于是立着装,这样漏极对地的等效的电容也最小? |
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| | | | | | | | | 感性耦合的例子:
这个例子描述的噪音源的一端和输入的差模滤波的回路有一个耦合,尽管耦合电感很小,但由于噪音源电流大,并且差模滤波回路阻抗很小,所以干扰还是可能超标。 |
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自感影响的例子,由于X电容本省有自感存在,当它滤除差模电流时本省的自感也产生干扰电压,引起差模电流流动,这就是非理想器件造成干扰的原因。
PCB布线规则,减小感性耦合,方法根容性耦合差不多,好的布线对两个方法都有用。
好的布线:环路面积小,环路之间距离要远,节点端为容性端。 |
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| | | | | | | cmg兄,最近才有兴看到您这篇帖子,受益匪浅,首先非常感谢你呐,然后又有个问题请教一下:
我想就上图这个网络建一个传递函数,想自己绘制出它的BODE图看看,但是Zs网络的具体参数能否给一个值呢?谢谢。
就是此贴3楼第一张和第二张图 |
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| | | | | 大师,上面所说的漏极面积指的是MOS的D 电阻,电容,MOS的回路面积还是其他什么 |
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| | | | | 我在此代表广大奋战在一线的广大工程师们宣布:
cmg 获得2008~2009年度最佳技术推广奖! |
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| | | | | | | 学习了,问一个大家很少注意到的问题:为什么在12楼电路中的R与C相连的位置不一样?一个是先R后C,一个是先C后R,这有何区别?谢谢! |
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| | | | | | | | | 漏极是干扰源,先R时由于R的阻抗高也是干扰源,先C时由于C的阻抗很低,干扰小一点。虽然理论是这样,但实际可能和中间差不多,最好是左边的。 |
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| | | | | 呵呵,楼主辛苦了。
这确实是非常好的资料,尤其对初学者来说,可以说是上了一次很深的基础理论课。
支持楼主,力顶! |
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