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PCB布局走线经验交流

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YTDFWANGWEI
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  • 2017-4-27 11:59:41
现在,IC的技术资料,PDF 都会给出很明确的原理说明,每个管脚的指标也会在PDF里给出详细的资料,甚至典型的电路原理图及参数都会给出或在网上查到,但是,无论原理了解的怎么透彻,PCB却是基本上我们每个电路设计工程师都需要自己绘制的。那么如何绘制一个合理的PCB,可以说是电源设计工程师的一项基础要求。

lahoward
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总工程师
  • 2017-4-27 12:58:29
 
很好的主题,看看学习一下,有疑问处还请版主不吝指教。
YTDFWANGWEI
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  • 2017-4-27 13:04:49
 
不敢,论坛是交流的地方,交流时相互的,我至少不会揣着明白装糊涂。不会的我绝对承认,错了的也绝对认错。错了没什么,改正即可,不知道也没什么,学习即可。
liaozhaocheng
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  • 2017-4-27 12:58:50
 
抢个版主的泼发。学习
YTDFWANGWEI
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  • 2017-4-27 13:03:04
 
从在学校用tango学会绘制PCB开始,到在公司绘制自己的第一块PCB,都已经过去20年了,从第一块PCB做回板子来后飞的线比板子上画的线还多,到现在的板子上电就可以正常工作,从各方面都学了很多,也经历过很多的挫折,在这里有一些遇到的问题及一点个人的经验写出来,与大家相互交流,只是个人理解也许有很多不正确的地方,希望大家多多指点。

井底蛙
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  • 2017-4-27 13:09:18
 
搬个板凳来听王工讲课。
lostworld1978
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本网技工
  • 2018-10-13 16:26:44
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tango画PCB
这绝对是老前辈啊!
YTDFWANGWEI
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  • 2018-10-13 16:50:59
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知道tango的,也是前辈了,呵呵。我毕业的时候,TANGO就没多少用的了。
YTDFWANGWEI
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  • 2017-4-27 13:08:22
 
1、高低压之间布线的距离:
电源输入整流后,电压高达300-400V,在PCB布局的时候,一定要考虑这个正负母线之间的绝缘距离的问题,提到这个问题,可能大家都会想到,但真正布线的时候,有时候可能考虑不周或一时失误,小的失误都会造成不可预料的后果。
下面这个图是当时做多路均衡时候布的一个PCB板,应该是5年前的时候的事了,一个很普通的反激电路,MOS管S极出来后经过取样电阻R25接地。一块板上有8路均衡,共调试10台也就是80个反激模块,都没问题,但老化时候有一台电阻R25烧毁,后来分析打火位置,是因为在R25的下端PCB布线是母线的正,也就是说,电阻管脚连接在是母线负,而外壳下端是母线正,当电阻外壳与正极绝缘不够时,自然是绝缘击穿,电阻烧毁了。所以在这种高压走线时,不仅仅要考虑线与线之家的距离,还要考虑由于器件的存在导致的距离不够的问题。
象这个问题解决也很简单,重新布线,将正反走线对调即可,也就是母线正端走线从PCB背面走,这样就可以了

未命名.JPG
井底蛙
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副总工程师
  • 2017-4-27 13:13:01
 
同样的问题遇到过多起,特别是电解电容的外壳与其下面的布线。
YTDFWANGWEI
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  • 2017-4-27 13:37:15
 
电解电容这个东西,我也没弄明白,到底管脚周围该怎么走线,我有时候也如下图所示进行走线,个人感觉不是很妥,但也没出过问题。(这是450V470uF的电容)
未命名.JPG
井底蛙
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副总工程师
  • 2017-4-27 14:23:40
 
多脚的羊角电容的引脚有和外壳相连的,是负极还是正极,记不清楚了。还有就是羊角电容的引脚比较大,且偏心,容易忽视。
cmg
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  • 2017-5-1 11:48:36
 
一般电容外壳是不接地的。
h8f10
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副总工程师
  • 2017-5-27 23:47:48
 
外壳不接地,但由于电解质的原因,我们通常认为其为负;
牛角电容的话,引脚的地方很粗,铺铜时需要避开,为避免忘记,可以像下面这样,把封装相应位置做一个点

电解

电解
temp4201
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副总工程师
  • 2017-8-8 17:57:18
 
这个问题好像很容易被忽视
蓝图
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副总工程师
  • 2018-2-28 20:12:07
 
新手很容易忽视,加强记忆下
liaozhaocheng
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  • 2017-4-28 07:47:33
 
还有一个情况跟这个类似,即如果在顶层和底层的板边分别布高低压走线的话要留空隙,不然距离不够。经常看到地线布完板边的。
YTDFWANGWEI
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  • 2017-4-28 08:23:06
 
这个是爬电距离不够,有时候同样的设备在北方没问题,到南方就频繁出问题,这个也碰到过。
Coming.Lu
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  • 2017-4-28 08:54:38
 
也有反过来的,南方没问题,北方老出问题。
YTDFWANGWEI
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  • 2017-4-28 10:30:58
 
现在的IC,工作范围都比较宽,因此南北方的环境基本都可以适应的,除非是用于户外的设备,这样温度变化比较大,可能会出现问题。
Coming.Lu
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  • 2017-4-28 10:43:25
 
只要哪方面不注意,总会有点问题的。
qq80644864
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  • 2017-4-28 08:58:43
 
南方天气潮湿,距离不够,死的很难看



liaozhaocheng
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  • 2017-4-28 09:43:28
 
难得这么多版主在分享经验。
lclbf
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副总工程师
  • 2017-4-30 09:03:34
 
看来细节决定成败,双面板电解电容下面(顶层)也不要走正极线。
sunlingsunhaiqi
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实习版主
  • 2017-11-16 08:57:10
 
有必要吗?
石川殷水骥
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本网技师
  • 2017-5-3 09:35:42
 
如果PCB成型了可以在那个电阻上套个热缩套管,之前也是遇到过这样的问题
YTDFWANGWEI
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版主
  • 2017-5-3 10:17:04
 
我是起高一定距离处理的。
sunlingsunhaiqi
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实习版主
  • 2017-5-23 10:18:00
 
加强绝缘啊,但是电阻的散热你考虑了吗,老化会出问题的,考虑好间隙和爬电,三防一下就没有问题了
bdfengf
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助理工程师
  • 2017-11-18 11:11:11
 
三防是指?


sunlingsunhaiqi
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实习版主
  • 2017-11-27 09:00:55
 
喷三防漆
wzk0752
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本网技师
  • 2017-12-20 09:44:39
 
用的是哪个牌子的三防漆?能说下吗?谢谢

gxg1122
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副总工程师
  • 2017-5-15 16:25:52
 
版主这个举例很不错,实实在在的经验分享
asimilar
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LV8
副总工程师
  • 2017-5-18 11:58:50
 
可以不用修改PCB,将电阻进行悬空处理
bbb168
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本网技师
  • 2018-11-26 19:41:14
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学习学习。
Coming.Lu
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  • 2017-4-27 13:32:35
 
嗯,PCB这个东西,说起来好像连完线就成了。
但实际上要考虑的东西还不少。
gxg1122
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副总工程师
  • 2017-5-15 16:28:04
 
同意这个说法,不仅仅是线连接完了就好了。需要考虑的细节很多的,潜在危险也很多的。经验活。
盛开的色拉酱
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初级工程师
  • 2018-6-7 15:47:45
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赞同!
YTDFWANGWEI
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  • 2017-4-27 14:03:26
 
类似的问题,还碰到过一次,更是折腾的够呛,设备调试完成后,高温、低温、振动等等都试验完成了没有问题,唯独由于条件限制,没有进行低气压试验,当达到用户进行低气压试验时,模拟20KM高空,工作10分钟不到,PCB覆铜直接烧毁,幸亏PCB熔断后是断路而没有短路,否则电池短路后果更不可想象。最终分析的后果也是因为没考虑到低气压下绝缘击穿的问题。

lclbf
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副总工程师
  • 2017-4-30 09:06:14
 
是不是也是PCB铜皮距离不够造成的?
YTDFWANGWEI
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  • 2017-5-1 20:03:21
 
怎么说呢,也是距离不够的原因造成的,在PCB板上焊接了一个DC-DC电源模块,电源模块的外壳是金属的,然后在这个金属外壳的下端走了一根导线,是与电池组的B+相连的,另有一根导线接在DC-DC上,是电池组的B-,在正常气压下,两根走线之间耐压1500V DC没问题,但在低气压下(也没法测试,只能计算的),距离就不太够了。
aa20897
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实习版主
  • 2017-11-28 21:43:44
 
实际压差有那么高吗?
YTDFWANGWEI
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  • 2017-11-29 10:18:57
 
电池组电压300多付?但在低气压下,爬电距离还是耐压什么的是减小很多的。记得当时翻了好多资料,归零报告是很麻烦的。
cmg
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  • 2017-5-1 11:26:25
 
所以现在有些电源写了要求海拔5千米
YTDFWANGWEI
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  • 2017-5-1 19:58:28
 
这个5000米,主要是基于电解电容还是随高度升高爬电距离降低这个原因呢?

westbrook
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副总工程师
  • 2017-5-12 12:28:54
 
我觉得是模块的热问题,模块在海拔高度越高的情况下,热应力会加剧,进而影响可靠性。我们之前模拟低气压主要是测试热应力要满足要求。
YTDFWANGWEI
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  • 2017-5-13 08:12:34
 
不太清楚,最初一直以为是电解电容的问题,后来问电容厂家,好像也没什么问题。
westbrook
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LV8
副总工程师
  • 2017-5-18 12:17:39
 
在低气压条件下测试(模拟高海拔),功率器件的温升普遍比常压情况下要高6-8℃。
一土走召
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助理工程师
  • 2017-8-30 10:54:05
 
请教一下,低气压的环境下是不是绝缘距离要做的更高啊!
xue_wuzhijing
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本网技工
  • 2017-9-5 18:35:18
 
是的,比如3c做海拔5000米就要求保险丝 初次级等的绝缘距离要更大,(海拔高对应的就是低气压)
goupanda
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副总工程师
  • 2017-8-31 00:07:24
 
这个应该是发热的问题,海波越高,空气越稀薄,散热差,大概从3000m 开始300m/度温度增加了,那么20km温度增加了57度,反过来,海波越高,越近视真空,绝缘反而会好
paojiao
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LV8
副总工程师
  • 2017-11-22 08:58:15
 
海拔越高,绝缘越好??有权威说法么?
sxjbiti
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LV6
高级工程师
  • 2017-12-4 10:52:16
 
一个是散热,一个是绝缘距离,标准内有明确规定随着海拔升高应考虑何种降额去做绝缘距离,耐压等级
qq80644864
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版主
  • 2017-4-27 20:37:53
 
电源PCB的问题确实骚扰着很多工程师,特别有些IC比较娇气的,期待王版大作,搬凳子看黑板
YTDFWANGWEI
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  • 2017-4-28 10:29:49
 
2、        PCB布线宽度的问题:
很多初学者,在初期布线的时候,想当然的人为布线宽度越宽,布线电感就会越低,因此在功率走线上,就尽可能的宽一些,其实并非如此。像原边MOS管D与变压器管脚连接的位置,变压器副边与整流二极管连接的位置这些地方,由于该点电位是变化的,也就是说dV/dT较大,属于一个噪声的发射源,如果你的PCB布板面积较大,就相当于一个较大的天线,会向外部发散更多的干扰。所以,在电压变化率较大地方的走线,要考虑布线宽度够用即可,而并非越宽越好。
liaozhaocheng
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  • 2017-4-28 11:25:38
 
这点深有体会,高频变化的地方尽量短而小。
何仙公
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  • 2017-4-28 11:33:16
 
除了电辐射,磁辐射外。是否存在热辐射?
我怎么感觉二极管和MOS处,还是应当给予足够的散热面积!?
liaozhaocheng
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  • 2017-4-28 11:37:52
 
这也有道理,所以得折中考虑,如果有空间宁可这部分布线远离一点其它布线。
YTDFWANGWEI
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  • 2017-4-28 11:43:52
 
你说的应该是热传导吧?如果发热严重需要通过覆铜散热的话,是否可以再MOS管的S端,二极管的输出端覆铜呢?
何仙公
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  • 2017-4-28 11:58:15
 
从元器件结构上来看  mos是靠D 散热的吧?
二极管是接变压器那头散热的吧
YTDFWANGWEI
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  • 2017-4-28 12:09:21
 
这个我不知道,不好意思,见笑了。
liaozhaocheng
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  • 2017-4-28 13:17:15
 
所以MOS的D接背面靠背面来散热。当布线距离很短的时候,我觉得热量基本都在本体了。加大铜皮面积来散热虽有效果,但如果影响到EMC方面,宁可靠其它方式散热。

aa20897
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  • 2017-11-15 22:10:14
 
MOS正面加散热片也可以散热,贴片MOS
cmg
  • cmg
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  • 2017-5-1 11:44:17
 
VMOS是靠漏极散热的,加散热片,和MOS绝缘,散热片接地
一土走召
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助理工程师
  • 2017-8-30 11:14:22
 
我平时画板也是如此!
井底蛙
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LV8
副总工程师
  • 2017-4-28 15:45:25
 
电流突变线路所包围的面积尽可能地小、电压突变电路所占有的面积尽可能地小。
Chash
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LV6
高级工程师
  • 2017-5-14 13:44:56
 
这句话道出了精髓,一个是电流环路带来的dI/dt(变化的磁场),另一个是电压节点带来的电场干扰dV/dt(变化的电场)
放电大王
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LV6
高级工程师
  • 2017-5-22 16:42:27
 
同意呀楼上
lahoward
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总工程师
  • 2017-6-2 14:34:35
 
这个什么理论依据?有什么不良后果?“电压突变电路所占有的面积尽可能地小

hwx-555
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总工程师
  • 2017-6-2 16:01:02
 
电流突变理解为感性效应,电压突变为容性效应
lahoward
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总工程师
  • 2017-6-3 00:45:09
 
怎么个容性效应法呢?如何理解?有什么不良后果呢?
hwx-555
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总工程师
  • 2017-6-3 13:30:48
 
说效应不太对吧,说特性确切些,
如交变电流,铜箔当作铜线,这个圈画得越大,中间的空气介质Ae越大
电压如是,在一块大面积的铜箔上,就像电容的一个极上的箔膜
lahoward
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LV10
总工程师
  • 2017-6-3 14:19:22
 
高di/di的电流环路越小越好是没有异议的,但是你说的 “电压如是,在一块大面积的铜箔上,就像电容的一个极上的箔膜” 就不太好理解了,二个问题:1,电容须有两个极板,一个面积大点的铜箔和什么构成电容?
2,你说的这个面积大点的铜箔形成的电容有什么不良后果?
hwx-555
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LV10
总工程师
  • 2017-6-3 14:32:43
 
不是说它就是个电容。而当周边有线路、元件及任何和它存在电位差的导体时,与它会形成容性特性,面积越大C会越大
大山里的蛐蛐
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本网技工
  • 2017-11-15 10:57:11
 
这都是经验之谈吧,没两把刷子,还真说不出所以然。。。希望有人能用数据分析下。
lahoward
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LV10
总工程师
  • 2017-6-2 14:10:33
 
对于这个说法不太赞同,功率线越宽越好,为何宽了会像天线一样发射干扰?
特仑苏特好喝
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本网技工
  • 2017-6-5 14:34:33
 
宽度问题,得到解决了,谢谢楼主
aa20897
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实习版主
  • 2017-6-16 14:41:17
 
真武阁
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副总工程师
  • 2017-4-28 11:10:37
 
进来学习一下
power2828
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高级工程师
  • 2017-4-28 11:29:48
 
学习,学习~!
boy59
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LV8
副总工程师
  • 2017-4-28 13:38:52
 
好贴!进来向高手学习!
xlm1998
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本网技师
  • 2017-4-28 11:46:10
 
斑竹,问你个问题,变压器初级和次级的安全距离是多少。8mm吗?和海拔的关系是什么。还有我的磁芯想单独, 那么磁芯和(初级和次级)的安全距离分别是多少,现在我画板就把磁芯和初级放一起,然后和次级保持8mm的距离,这样在其他的拓扑结构都可以用吗?
YTDFWANGWEI
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  • 2017-4-28 12:12:26
 
安规的具体要求这块,我没接触过,看有没有别的网友能帮助到你。
liaozhaocheng
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  • 2017-4-28 13:21:54
 
初次级8mm是足够了,磁芯单独的话每边4mm可以了。
电路屌丝
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高级工程师
  • 2017-4-28 12:19:22
 
王总,讲解一下反激开关电源的功率回路走线和驱动信号的走线回路处理呗,我碰到几次因为回路问题导致干扰保护了。
YTDFWANGWEI
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  • 2017-5-1 20:12:55
 
一般来说,反激电源的功率都不是很大,所以功率走线与控制走线只要做到单点接地(接地点选择母线电容的负极),电路工作基本就没什么问题了。但并不是说,单点接地就一定正常,在单点接地之前,还要保证以下几点:
1)功率回路的走线要尽可能的端,形成的环路尽可能的小,这个可以去看看李工的三圈两地的帖子。
2)每个IC要放置独立的去藕电容。且这个去藕电容的位置要尽可能的靠近IC。
3)如果你对自己的PCB布局没有足够的信心,在PCB布局的时候,提前预留好RCD吸收的位置,这个可以在你的电路波形不满意的时候,做好吸收,毕竟提前布局好的吸收,跟临时搭建的还是有区别的。

YTDFWANGWEI
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  • 2017-5-1 20:40:27
 
3、去耦电容
   与电源总体布局需要首先设计好三圈两地的位置一样,围绕每一个IC,在放置外围器件的时候,首先需要确定的是去藕电容的位置,去藕电容一定要紧靠IC才能起到最优效果,并不是说设计了去藕电容,但随便找个地方放置即可。更进一步,个人觉得去藕电容的放置应该是放置在IC的电源进线端,也就是说电源首先经过滤波电容再进入IC更优,也就是如下图第一个所示而不是第二个

未命名.JPG
lahoward
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总工程师
  • 2017-5-2 03:08:19
 
这个不同意,退耦电容的位置应该如右边的图放置而不是左边的图。
liaozhaocheng
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  • 2017-5-2 07:55:59
 
什么理由呢?我的经验是,退耦电容更应该接近IC的地。对于电源正端当然能在输入前就更好。
liaozhaocheng
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  • 2017-5-2 08:12:18
 
这个比较好理解。
3.png
YTDFWANGWEI
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  • 2017-5-2 08:24:25
 
能否提供图片的出处来学习一下?
greendot
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LV10
总工程师
  • 2017-5-2 12:36:03
 
当然左边是对的。

mcu-an-390053-E.pdf

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风中的沉默
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初级工程师
  • 2018-5-16 23:04:49
  • 倒数9
 
Greendot老师,你好。关于大的dv/dt的线路,比如全桥一次侧直流母线以及一次侧地这两个线路,在PCB相邻两层上下重合大面积铺铜,相当于母线与地形成较大的电容效应,这样的走法有什么危害?
qq80644864
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  • 2017-5-2 11:50:50
 
电源也只能是个折中,理论毕竟只能是理论,可以给大概方向
nan_nan
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LV3
助理工程师
  • 2017-5-12 17:08:36
 
这个不错,学习了
sunlingsunhaiqi
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实习版主
  • 2017-5-23 10:22:32
 
退耦当然是靠近IC的VCC端啊,
YTDFWANGWEI
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  • 2017-5-2 08:23:53
 
我个人的理解是,既然电源存在噪声,那么通过去耦电容后,噪声会减少,因此对IC是有好处的,如果是先进入IC,再进入去耦电容,效果自然不如先进电容好,那你觉得右边的图好,原因是什么呢?
lahoward
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LV10
总工程师
  • 2017-5-2 08:36:50
 
Vcc上的电容称为退耦电容,所谓退耦就是不将本级的噪声耦合到一下级去,本级的噪声是由于IC的 I/O口的 di/dt 造成,di/dt 会产生噪声是因为Vcc在高di/dt情况下稳不住,因此需要在Vcc端加小电容,该电容并不是滤为了滤电源的什么噪声,电源的噪声由电源端处理,而不是在Vcc端处理,Vcc端要处理的是有IC本身产生的噪声。
还有楼上那几幅图与本题不太相符。
liaozhaocheng
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  • 2017-5-2 09:27:06
 
有两点,一是电源输入的噪声,二是IC本身产生的噪声。楼上的几幅图正好描述这情况。
lahoward
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LV10
总工程师
  • 2017-5-2 14:34:22
 
几幅图是说明退耦电容与器件的 VCC 和 GND 要最短连接,这是毋容置疑的,而楼主是两选一的情况,和几幅图都没有什么关系。并且退耦不是退电源传过来的噪声,是退本级的噪声,电源有噪声需将电源处理好,不能靠IC的退耦电容来解决,如果电源有噪声靠退耦电容也解决不了。
liaozhaocheng
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  • 2017-5-2 14:54:50
 
即使无法解决电源的噪声,但起码可以防止电源对IC的冲击。接近IC,距离最短这是大家都无异议的。
至于楼主这个二选一的图也没有画出其它支路的走向,只是说明输入情况。
那图的意思是无论是电源噪声的输入或是相对IC噪声的输出都先经过电容。
YTDFWANGWEI
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  • 2017-5-2 15:33:42
 
六幅图里,第一幅跟第六幅,除了电源的进线位置不一样,与IC的距离是一样的。只不过第一幅图是先进的IC,又到的去耦电容,而第6幅图是先到的去耦电容,后到的IC。
lahoward
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总工程师
  • 2017-5-3 01:19:22
 
第六幅图比较合理这是很容易看出来的,但是说第一幅图下面说退耦电容无效则有点言过了。
YTDFWANGWEI
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  • 2017-5-2 10:54:00
 
1、首先,可能前面描述的电源的输入端引起了歧义,认为还有电源的输出端。如果拓展开来,你觉得下面图,去耦电容哪个更合适一些?
2、即使电源是从这个IC左端进右端出去给下一个IC供电,按照你说的,本级的噪声是IC的I/0口的di/dt造成的?那么这个di/dt是流过的是IC的左边还是右边呢?我觉得退藕不是不将本级的噪声耦合到下一级去,而是让本级尽量不要产生噪声。

未命名.JPG
lahoward
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LV10
总工程师
  • 2017-5-2 14:04:31
 
毫无疑问选左图。

另外“退耦是让本级尽量不要产生噪声”这个完全没问题,和我说的并不矛盾。尽量不产生噪声才能不耦合到下一级去,一旦本级有噪声不可避免会传递到下一级。
真武阁
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LV8
副总工程师
  • 2017-5-9 17:46:15
 
个人认为。退耦电容的用意不是避免噪音传到下一级(因为下一级肯定还会有另外一个退耦电容),也不是滤除上一级电源本身的噪音(因为电源本身已经包含有滤波器),而是:为了解决因为IC工作时的di/dt在供电线路到IC内部馈电点这一段距离的寄生电感产生的dv/dt对IC的危害,退耦电容尽可能靠近IC的供电引脚这个是毫无疑问的
lahoward
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LV10
总工程师
  • 2017-5-10 00:51:55
 
赞同你的观点,只是对于“寄生电感”这一部分描述存有疑虑,可能这寄生电感也确实存在,但是未见有什么书上提及。
真武阁
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LV8
副总工程师
  • 2017-5-11 11:07:27
 
有距离就会有寄生电感,有di/dt在寄生电感上就会产生电压尖峰甚至谐振干扰IC正常供电甚至干掉IC,这个退耦就是保证IC获得一个尽量低内阻电源,和你62楼差不多的意思
口乃心之门户
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LV8
副总工程师
  • 2018-3-24 20:10:40
 
抄点书
L.jpg
d.jpg
ds.jpg
Huaqingrd
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助理工程师
  • 2017-9-3 13:24:16
 
学习了!好帖
paojiao
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LV8
副总工程师
  • 2017-11-22 09:39:25
 
请教一下有没有这种情况?电源VCC出来到芯片引脚走线很长,这跟走线在走的路径中如果受到干扰(这种情况下即使你说的电源的噪声电源自己处理只是在源头处理)。而到了芯片入口处的这个电容会不会对之前线上的干扰也有一定的滤除作用?而不仅仅是di/dt引起的电压变化?
xiaoxiaotian
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LV4
初级工程师
  • 2018-11-22 09:26:39
  • 倒数3
 
你们说的是旁路电容吧?
QQ图片20181122092602.png
YTDFWANGWEI
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  • 2017-5-2 11:50:03
 
下面的截图来自华为公司的PCB设计规范。

未命名.JPG
qq80644864
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  • 2017-5-2 11:53:22
 
跟53楼说的有点矛盾了
YTDFWANGWEI
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  • 2017-5-2 12:05:44
 
你说的应该是“同时要充分考虑到由于器件产生的电源噪声对下游器件的影响”这句话吧?我觉得没什么矛盾啊,首先,截图中明显说出了让电流先经过滤波电容滤波再供给器件使用,这个与53楼是一致的。其次,要充分考虑器件产生的电源噪声对下游器件的影响,最好是采用53楼的图,器件并联而不是串联。
lahoward
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  • 2017-5-2 14:16:07
 
这个描述太笼统,没有清楚说明去耦电容的作用,我也摘一段,清华出版的 《PCB电磁兼容技术》,这个很清楚说明了退耦电容的作用。

cap1.jpg
YTDFWANGWEI
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  • 2017-5-2 15:30:45
 
对于去耦电容的作用,华为的文档里也许太笼统,但对于去耦电容的位置的描述却比这本书里更明确,你给出的描述里,只是对于去耦电容的原理有描述,对于位置却只字未提。
lahoward
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  • 2017-5-3 03:30:00
 
下图摘自ANALOG DEVICES的退耦电容教程,可以注意到退耦电容是靠近VCC端的。

Decap.jpg
YTDFWANGWEI
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  • 2017-5-3 08:15:39
 
很明显,这个是有底线层的PCB布线,因为有地线层,所以退耦电容靠近VCC,退耦组成的环路最小,但是延伸开来,如果是没有地线层呢?
lahoward
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  • 2017-5-3 08:25:44
 
没有接地层,我会这样放,你如何处理?
032940nrdrl1dr118u668i.jpg
YTDFWANGWEI
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  • 2017-5-3 08:27:49
 
对,我也会这样,就是让这个去耦电容形成的回路最短,所以你说这是靠近VCC还是靠近GND?
lahoward
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  • 2017-5-3 11:56:30
 
靠近VCC的原则不会变,比如这样,这个最常见
1.jpg

比如这样
3.jpg

但绝不能这样
2.jpg



YTDFWANGWEI
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  • 2017-5-3 12:48:58
 
那么,原因是什么?
cmg
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  • 2017-5-3 12:58:22
 
我会选最后一种,所有信号都是以地线为参考的,当没有办法让Vcc, GND靠的很近时先照顾地线,Vcc线可加粗一点。
lahoward
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  • 2017-5-3 13:44:27
 
回楼上两位,这个并无定论,其实一直是有争议的,cmg的说法也是有一定的道理的,但是地线通常是最粗的,VCC通常无法加得太粗,但地线很容易采用铺铜等手段加粗,这个最终还要看实际情况而定。
lahoward
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总工程师
  • 2017-5-3 13:56:45
 
PCB的走线均是由电感,电阻和电容组成,VCC脚和退耦电容之间的连线如果长了,这段导线上的电感由于电流的变化会对VCC造成不良影响,因此我是倾向于将电容靠近VCC脚的。
YTDFWANGWEI
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  • 2017-5-4 12:47:50
 
我觉得你跟郭工说的原理都是一样的,主要的原因还是地线相对较粗,所以地线距离远一些影响相对VCC距离远一些产生的影响要小,所以实际中靠近VCC最好。
多谢!
shb123456
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高级工程师
  • 2017-11-8 10:02:22
 
王工,您好!就此问题几年前,我设计一款充电宝做手机干扰测试中遇到此问题,当时采用松翰MCU,由于刚开始放的电容位置与最后面图一样,结果导致充电宝给手机充电时,再采用三星手机拨打电话干扰充电宝,导致MCU受干扰,原来有三个电量指示,结果在拨打电话中电量直接变为低电量关机,出现充电宝对外放电中断,最后采用滤波电容靠近MCU VCC脚解决此问题,由于MCU 内部LDO 参考为VCC电平,在拨打电话时VCC受到干扰,从而使MCU 内部LDO参考电平受到干扰,导致软件的AD采样数据出错。一般我们设计时 地的参考平面基本上都会很大,地的干扰相对比较弱。
aa20897
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  • 2017-11-15 22:27:58
 
如果地线都不稳,器件内部各种基准又是怎么稳的呢?
你的案例是不是因为有大平面地才不会有问题(有大平面吗?)?那如果地线不能有大平面走线,VCC跟GND只能是细线而且离源头非常远呢,会不会出现同样问题?该接近哪个?或者是根本哪个都不行,必须要一个大平面地?
aa20897
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LV7
实习版主
  • 2017-11-15 22:31:59
 
三星手机拨打电话干扰充电宝
您这个干扰原理是什么?打电话怎么干扰到充电宝的?
nc965
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  • 2017-11-8 10:31:28
 
这个问题大家讨论很热烈,意见貌似还没有统一,而实际上:
问题并不是滤波电容更靠近谁的问题,而是谁更靠近滤波电容的问题
问题并不是滤波电容走线如何连接的问题,而是各种走线如何与滤波电容连接的问题,
包括:
1、芯片如何与滤波电容连接,为什么要这么连接?
2、退耦如何与滤波电容连接,为什么要这么连接?
3、敷铜如何与滤波电容连接,为什么要这么连接?

sunlingsunhaiqi
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  • 2017-11-16 09:33:50
 
这才是对的
口乃心之门户
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  • 2018-3-24 20:28:23
 
这三张图的效果一样,因为环路中的寄生电感没有变化
d.jpg
lahoward
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  • 2018-3-25 12:26:10
 
思考了一下,觉得有道理。
aa20897
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  • 2017-11-15 22:20:54
 
这个图跟你理解的不一样吧,正确的那个图或许为了正面更好走线才这样设置的
lahoward
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总工程师
  • 2017-11-16 09:45:07
 
正确的那个电容是通过过孔直接引到底层的 ground layer,并且ground layer 是 plane,而不正确的那个是通过PCB 的trace引到接地脚然后再到底层的ground layer (plane),这样就增加了一段电容到地的trace,而这段trace在高频时有RLC的等效,因此不正确。这样解释应该没有问题吧。

飘飘飘
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副总工程师
  • 2017-5-8 13:57:46
 
这上面说对多层电路板去耦电容位置一般要求不太高,这话怎么理解?为什么?
YTDFWANGWEI
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  • 2017-5-8 16:51:06
 
我估计是因为,多层板有独立的地线层的原因。
luweiwei
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高级工程师
  • 2017-5-16 11:23:37
 
王工,可以把华为的这份设计规范资料发一份给我不,想好好学习下。njzzlww@163.com
YTDFWANGWEI
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  • 2017-5-16 11:31:44
 

华为公司印制电路板(PCB)设计规范.pdf

711.89 KB, 下载次数: 1339, 下载积分: 财富 -2

luweiwei
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高级工程师
  • 2017-5-16 11:42:18
 
多谢多谢~
gxg1122
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副总工程师
  • 2017-5-15 16:34:57
 
版主说的这个对着了。应该像第一个图中,电源进来后先过滤板去耦电容 ,在到IC供电。
lahoward
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  • 2017-5-16 00:37:21
 
是的,我看错IC的脚位了。
lahoward
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总工程师
  • 2017-5-2 14:08:06
 
有点看走眼了,如果定义8脚是Vcc端4脚是GND,则应选左图。规则就是去耦电容尽量靠近Vcc脚。
westbrook
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LV8
副总工程师
  • 2017-5-12 12:32:04
 
这个问题我前几天还指导我们PCB工程师过,去耦电容的画法他就画的第二种,我当时就让他按这个第一种画法。虽然我没怎么画过PCB,但是这个我觉得作为工程师应该掌握的吧。
YTDFWANGWEI
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  • 2017-5-2 12:00:22
 
4、PCB布线的直角走线问题
记得刚上班学习绘制PCB印制板的时候,碰到同事用软件的自动布线功能设
计的印制板,软件的自动布线功能走的线宽度基本一样,角度记得当时也是直角,后来也见到别人做PCB的时候,拐角位置走直线,但个人觉得,直角肯定不好,原理上解释不清,但小时候浇地的时候,如果水渠有个直角拐角,那么在这个拐角位置,水流肯定会激起浪花,电流应该也会有同样的道理吧?所以,自己走线,从来不走直角,一定要走135度的拐角。
后来记得在一篇资料中看到过,其实走直角,对我们这百十K的工作频率来说,根本没什么影响,也就是你的水流速度上不去,所引起的浪花基本可以忽略。但是养成一个好的习惯不更好?
所以,PCB布线的时候,一定要注意不要走直角。而且功率部分的走线,最好根据实际需要调整需要的线宽。

井底蛙
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副总工程师
  • 2017-5-3 09:02:17
 
我也习惯上不走直角,一个是可能的电磁辐射问题(尖角辐射和所包围的面积较大),一个是短路状态的电动力比较大的问题(罗伦兹力)。
石川殷水骥
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本网技师
  • 2017-5-3 11:34:15
 
不走直角基本上是无异议的吧
lu到地老天荒
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高级工程师
  • 2017-5-3 16:49:55
 
通过过孔的话算直角吗
YTDFWANGWEI
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  • 2017-5-4 12:50:22
 
过孔与走线本身就是垂直的吧?但这个事没法避免的。
何仙公
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  • 2017-5-4 17:06:58
 
请问楼主 C6这个位置好不好
1 (2).jpg
YTDFWANGWEI
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  • 2017-5-4 17:08:36
 
连原理图都没有,干吗的也不知道。因此不知道这个位置好不好。。。。
何仙公
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  • 2017-5-4 20:39:10
 
VCC绕组的电解电容C6.大电容是400V大电解
lahoward
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  • 2017-5-5 01:07:53
 
VCC为何要400V?疑惑中。。。
liaozhaocheng
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  • 2017-5-5 02:03:13
 
应该说的是C2是400V,C6是VCC电容。
但怎么没看到VCC正往哪去了?
lahoward
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总工程师
  • 2017-5-5 02:15:43
 
原来C2是400V,C6是VCC电容。不知C6的另一个脚往何处去了。

liaozhaocheng
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  • 2017-5-5 03:47:18
 
所以信息量太少,也说不上什么了。
x1995418
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副总工程师
  • 2017-5-5 08:39:58
 
学习了!
YTDFWANGWEI
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  • 2017-5-5 20:33:05
 
5、并联滤波电容的布线
      虽然在布线中,要求按照环路最小的布线规则进行走线,但在实际应用中,也要结合具体情况来综合考虑,比如多个电容并联滤波,就要在走线中让每个滤波电容的走线回路阻抗尽力一致,这样才可以有效的实现多电容尽量均分纹波电流,从而电容发热均匀。如下图所示,很明显左边的图更符合回路最短的原则,但右边的图却更能实现纹波电流的均分,可靠性会更高一些,因此左边的图并不如右边的图合理。
      当然,电容如此布局只是为了说明原理,在实际使用中一般不会这样分布。举例只是为了说明,规矩是死的,人是活的,要活学活用。

未命名.JPG
Coming.Lu
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  • 2017-5-7 10:06:00
 
话说,这种电容走线方式,理论上是好的,但实际上没几人在用。
毕竟要并那么多电容的时候,一般纹波电流都比较大,输出电流也比较大。
这时,PCB铜皮的宽度本来就比较紧张了,还这样绕一下,就更紧张了。

当然,若是讲原理,这个图绝对是没错的。
YTDFWANGWEI
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  • 2017-5-8 08:23:50
 
我也说了,这样布局只是为了说明让电容走线回路阻抗一致的原理,实际布局不会这样布局的,只不过在走线的时候,要考虑到这个方面,其实正常布局时,挤电流的走线方式,也是基于这个目的。
Coming.Lu
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  • 2017-5-8 08:25:34
 
是的,讲讲原理,是没错的。
sunlingsunhaiqi
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  • 2017-5-23 10:37:06
 
为什么要并联几个相同容值的电容呢?
Coming.Lu
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  • 2017-5-23 10:45:12
 
这个原因就多了,有可能买不到一个超大的电容(或不好买),
有可能单个大电容不好在板子上放置,
有可能单个大电容高度或某些尺寸无法装入外壳,
有可能单个大电容不好安装和固定,
有可能……
sunlingsunhaiqi
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LV7
实习版主
  • 2017-5-23 13:20:19
 
储能电容旁边会不会加滤波电容呢,容值肯定不一样吧!
Coming.Lu
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  • 2017-5-23 13:35:04
 
一不一样,看需要。
怕瓦落地_li
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高级工程师
  • 2018-1-19 17:29:39
 
还有一个重点应该是:多个电容并联能降低总的ESR,也就会减小ESR引起的纹波。说到底,还是为了省钱吧。
怕瓦落地_li
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LV6
高级工程师
  • 2018-1-19 17:29:39
 
重复内容,已删除。
aa20897
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实习版主
  • 2017-11-15 22:49:41
 
电容纹波电流不均的时候,割铜是常用手法吧?不就是这个走线方式
Coming.Lu
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  • 2017-11-16 08:49:44
 
割铜,也要看怎么割。
gxg1122
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  • 2017-5-15 16:38:07
 
纹波电流均分处理需要这样子处理吗?我说的是理论。
YTDFWANGWEI
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  • 2017-5-15 16:56:14
 
不是说要这样处理,只是举例说要尽量让每个电容回路阻抗一致。
YTDFWANGWEI
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  • 2017-5-5 20:53:54
 
6、吸收回路的布线
      以一个反激吸收回路的布局为例,在连线之前,首先要了解吸收的目的最终是为了钳位MOS管DS两端的电压,因此吸收回路一端一定要尽可能的靠近到MOS关的D端,另一端要接到最安静的母线端,也就是输入电容的正端。这样才是最好的吸收回路。当然RCD吸收回路,吸收尖峰的关键是二极管及电容,电阻只是为了释放吸收储存在电容上的能量,因此,R的位置影响不大,主要是电容及二极管的位置。如下图所示,左边的吸收要优于右边的吸收布局。


未命名.JPG
cmg
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  • 2017-5-5 22:57:00
 
王工,我认为右边的设计相对好一些,其实R C D 和变压器的初级绕组也是组成了一个回路,并且这个回路的电流变化很剧烈,所以也是辐射的一个重要源头,所以这个环路要小,右边的相对小一些。
YTDFWANGWEI
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  • 2017-5-6 08:22:22
 
但是,从电容出来到变压器的走线,也是电流变化剧烈的一部分,右边的设计并不包含这部分回路吧?
cmg
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  • 2017-5-6 09:36:24
 
你指哪个电容,现在是讨论吸收回路,即变压器初级绕组、二极管、高频电容组成的回路,电阻部分电流小可忽略
YTDFWANGWEI
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  • 2017-5-6 11:47:41
 
输入滤波电容。吸收回路要看你是针对MOS管DS还是变压器初级绕组。针对MOS管来说,应该是MOS管D极尖峰通过二极管及吸收电容,需要回到输入滤波电容,按照左边的回路正好是这个回路,而右边的回路是从二极管、吸收电容,经过变压器1脚到输入滤波电容的走线才回到了输入滤波电容,从吸收的回路来说,我觉得左边的路径最短。
电阻对吸收起的作用,与路径是否最短没什么关系,所以随便放哪里差别都不会很大。
lahoward
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总工程师
  • 2017-5-7 01:08:50
 
右边的明显优于左边的。要吸收的是来自变压器的尖峰,因此吸收回路应该与线圈靠的最近为宜。
YTDFWANGWEI
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  • 2017-5-8 08:25:37
 
那么,如果我们夸张一些,将输入滤波电容到变压器1脚的走线电感扩大化,也就是在滤波电容的正,到变压器的1脚之间串联一个电感,你觉得那种方式吸收更好?
Coming.Lu
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  • 2017-5-8 08:29:59
 
明白王工的意思了。王工是说,如果线路分布电感较大,按右图的话,就只能吸收变压器的漏感能量。

不能吸收线路分布电感的能量。

王工,你应该把那个线路分布电感,画得夸张一点。
YTDFWANGWEI
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  • 2017-5-8 08:36:15
 
不是说分布电感较大,而是吸收的回路,到底是哪个,我画一下你看看对不对。
未命名.JPG
Coming.Lu
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  • 2017-5-8 08:37:54
 
吸收,是收的变压器两个脚出来的东东哦。
吸收时,和电解没有关系了。(假设不考虑PCB线路分布电感的能量)
YTDFWANGWEI
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  • 2017-5-8 08:42:22
 
但是,吸收需要有一个稳定的参考,也即是静默端做参考才能吸收,如果输入时波动的,你怎么保证有效的吸收,所以你说和电解没关系不赞同。

Coming.Lu
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  • 2017-5-8 08:50:48
 
吸收的是变压器出来的能量,电解波形,光靠这几个小元件,哪里能吸收啊。
电解本身就是一个大水塘,它都收不了,更不用说这个小元件。
YTDFWANGWEI
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  • 2017-5-8 08:43:12
 
如果不考虑PCB分布电感,那所说的PCB布局及走线就没有任何意义了。
Coming.Lu
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  • 2017-5-8 08:51:05
 
我是说那部分能量,不是说电感量。
hwx-555
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  • 2017-5-10 11:25:11
 
不认同这样两个回路,应该是变压器NP与RDC组成才是尖峰吸收回路
hwx-555
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  • 2017-6-3 13:38:12
 
RDC吸收能量与初级绕组成回路。很显然上面的的环路带入了MOS,其实反激尖峰是在MOS关闭的那段时间里的。去掉MOS的存在再分析RDC吸收会更明朗些。


lahoward
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  • 2017-5-8 08:50:22
 
吸收电路与滤波电容完全无关,电容到变压器的1脚接一个电感也不影响吸收,实际应用中这个电感也是存在的,即差模滤波电感,如下图中的L1,单端反激带PFC的拓扑,没有大滤波电容,滤波电容也就0.22uF左右,按输出功率而定。吸收电路也一样工作。类似下图:

L1.jpg
YTDFWANGWEI
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  • 2017-5-8 12:28:16
 
我没坐过单端反激PFC,你这个电路,如果C4去掉,电路还可以正常工作吗?
lahoward
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  • 2017-5-8 13:00:22
 
C4 容量1uF,也可以更小,可用可不用,对PFC及EMI有效果,去掉一样工作,母线电压非平滑的直流。
YTDFWANGWEI
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  • 2017-5-8 13:27:59
 
我知道母线电压非平滑的直流,我前面说的稳定是相对工作频率而言是稳定的,而不是一定要稳定的直流。如果说去掉C4也可以正常工作,那我的需要再好好考虑考虑。
YTDFWANGWEI
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  • 2017-5-8 16:51:47
 
如果没有C4的话,MOS管开通,这个电感储存能量,当MOS管关闭的时候,这个电感的能量往哪里走?
qq80644864
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  • 2017-5-8 16:53:32
 
引起震荡的
lahoward
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  • 2017-5-9 06:01:41
 
这个C4还真不能去掉,找了个一样电路的电源,做了一下实验,看以下波形:

有C4:
with cap   R.jpg

去掉C4,失控。看右边的读数
No cap.jpg

不到一分钟,MOS管的CS电阻烧爆了。

qq80644864
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  • 2017-5-9 08:09:26
 
这个早有体会,震荡的相当厉害的
YTDFWANGWEI
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  • 2017-5-9 08:16:08
 
呵呵,MOS管烧没烧?我也觉得这个C4却是不能取消,不过这个与吸收无关,原边的RCD吸收好像确实与输入滤波电容无关,我再想想,中午回复。
lahoward
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  • 2017-5-9 08:23:56
 
测了一下,MOS管彻底击穿。
YTDFWANGWEI
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  • 2017-5-9 08:28:16
 
就是这个电感造成的,变成了漏感,能量只能给MOS管Coss电容充电,为什么没一上电就坏呢?
lahoward
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  • 2017-5-9 08:52:06
 
应该是上电后MOS管应该能抵挡一阵,挡不住了MOS管先被击穿最后烧CS电阻,然后一切恢复平静。
liaozhaocheng
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  • 2017-5-9 13:12:01
 
对,这电容虽然小,但不能去掉。有时还会引起异音。
Coming.Lu
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  • 2017-5-7 10:08:07
 
同意老郭,我也觉得右边的面积小些。(眼观感觉)
YTDFWANGWEI
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  • 2017-5-13 08:17:03
 
最近事情比较多,没有仔细考虑这个问题,昨天仔细考虑了一下,确实自己的理解有错误。
吸收电路,利用的是吸收电容不能突变的原理,来吸收尖峰电压,因此只要被吸部分与吸收电容组成的回路最小即可,也就是说,右边的电路对于吸收回路来说,路径是最短的。如陆工所说,吸收是与收入滤波电容无关的,吸收的路径如下图所示。
谢谢各位的指正。

未命名.JPG
井底蛙
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  • 2017-5-13 08:41:26
 
正解!
gxg1122
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  • 2017-5-15 16:49:06
 
明白了吸收电路的要点了。
孤星灵月
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  • 2017-5-23 12:33:50
 
在电性能上或者是EMC上,无论RCD是挨近输入电解还是挨近变压器都各有千秋,在MOS管关断后,RCD吸收变压器漏感产生的尖峰电压,这回路当然是靠近变压器会比较好。但是,在MOS开启瞬间,由于钳位二极管非理想,就会存在一个反向恢复电流尖峰,这时,RCD就是靠近输入电解会比较好!当然,若是讨论Vds尖峰吸收效果的话,肯定是挨近变压器的吸收效果会好些!
cajeptw
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  • 2017-6-2 19:40:52
 
请教一下变压器去尖峰DRC网络里的电阻封装一般去多大,还有RC时间常数和开关频率应该是倍频关系还是分频关系,网上各种说法,好像都有点道理
nc965
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  • 2017-6-16 16:08:38
 
不对吧?看你吸收什么,你可以吸收漏感能量,可以吸收开关上的尖峰电压(或者尖峰电流),可以吸收二极管上的尖峰电压(或者尖峰电流),5种情况布线是不一样的。
YTDFWANGWEI
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  • 2017-6-17 17:08:17
 
不是看吸收什么,是看你吸收的目的是什么。这个吸收的目的,应该是吸收MOS管上的尖峰电压。保证MOS管的可靠性。
nc965
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  • 2017-6-17 19:27:40
 
MOS管上的尖峰电压,准确的说是MOS管上DS两个引脚之间的尖峰电压,那考察回路必然是这两个引脚之间的电压回路,环路电压积分为零,一定是完全分配到这两个引脚之间的所有原件上的,一定包括输入电容。
在任何一个瞬间(包括尖峰时刻) VDS=VC4+VC7+VD
YTDFWANGWEI
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  • 2017-6-19 06:36:17
 
要按照你这个等式,布线电感上的尖峰呢?
nc965
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  • 2017-6-19 07:38:32
 
这不是我的公式哈,电路基本原理,你考虑再多因素也一样,都是环路电压积分为零,只要它(比如布线电感)在环路中,都可以(应该)拿进环路里来Σ
尖峰电压更多的源自于环路中的感抗,无疑是环路电压积分的重点元素,这里面不仅是布线电感、还有元件的感抗等效,其中桥后电容C4的布线电感(它个头最大)以及其等效感抗(它内部是卷绕结构)是不容忽视的,可能还占大头。
nc965
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  • 2017-6-19 09:21:58
 
或者这样来说这个事情
你给出的解决方案,是基于桥后电容C4对反激的DS电压尖峰没有贡献的认识,这种认识也许(没说解决方案)是对的,可能符合大多数工程实际。
但这只是现象,不是本质。
1、对于反激,这里不是吸收,而是钳位
2、钳位的尖峰和吸收的尖峰不是一回事
3、(反激)钳位的尖峰确实与桥后电容关系不大,确实与你概括的那部分元件的参数(而不是布局)关系明显,它是能量平衡控制的。
4、也就是说,(反激)钳位尖峰(即钳位效果),取决于电路元件参数,与PCB基本上没有关系。
5、PCB布局所说的回路面积最小化,最直接的效应是减少电磁干扰,而不是尖峰。
6、也就是说,追究PCB布局的目的是减少噪音,这一定与桥后电容(的布局)有关。
7、普通RC吸收确实能减少尖峰毛刺,但这不是钳位效应,而且没有布局问题(影响吸收效果的是吸收元件参数而不是布局)。
8、拓扑吸收不仅能解决噪音问题,也能非常好地解决尖峰问题,通过环路最小化实现,是PCB布局问题,一定是与拓扑电容密切相关的。

以上叙述有点啰嗦,简单说就是:
(反激)钳位尖峰、(副边二极管)吸收尖峰,取决于钳位电路、吸收电路的元件参数配合,与PCB布局无关。
PCB布局与EMC噪音密切相关,在拓扑吸收(拓扑钳位)时,通过对输入(输出)电容的钳位,使DS尖峰得到抑制。
YTDFWANGWEI
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  • 2017-6-19 16:40:38
 
确实没看懂,按照你说的意思,如果相同的RCD吸收参数,无论RCD吸收放在哪里(简单的说就是距离吸收目的远一些或近一些)效果是一样的?
nc965
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  • 2017-6-19 17:31:06
 
我说的是RC吸收(副边二极管吸收尖峰),是这个情况,基本与PCB无关。
RCD吸收情况有别,有最小回路问题,直接影响尖峰。
反激那个RCD钳位不是RCD吸收,钳位效果(尖峰电压)也基本与PCB无关
反激的尖峰波形顶部多半有个平台,就是钳位(削峰)效果,平台高低由钳位电路参数决定,与PCB关系不大。
如果平台前出现尖峰、或平台上有寄生振荡,这个就不是钳位回路控制的了,而是由DS回路控制,与PCB有关,也与桥后电容有关了。
谁抓一个尖峰波形来看看这些问题?
09.png
YTDFWANGWEI
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  • 2017-6-20 13:04:52
 
你定义的钳位是什么?吸收又是什么呢?也就是说怎么算吸收,怎么算钳位?RCD不近有电容钳位电压,也有电阻消耗尖峰能量,所以不能说只有钳位吧?
nc965
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  • 2017-6-20 15:01:55
 
如上右图,钳位有削峰,而吸收只是欠阻尼衰减振荡波形,区别很明显哈。
YTDFWANGWEI
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  • 2017-6-26 16:32:25
 
但RC吸收也会减小最大的峰值。
nc965
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  • 2017-6-26 17:28:12
 
解读这个波形:
09.png

1、钳位目标是T时段的漏感尖峰,T远大于衰减谐振周期 t,为什么大?可以理解为漏感(通过钳位二极管)续流(做功)需要时间。
2、漏感续流时间结束后的波形才是欠阻尼振荡(它的周期应该是回路电容与漏感的谐振)。
3、无钳位时,漏感尖峰可能是Vp1(橙)
4、当前钳位尖峰是Vp2(土黄)
5、最低钳位尖峰建议不低于(接着漏感尖峰后的第一个)谐振尖峰Vp3为宜(红),只需对漏感尖峰(无需对谐振尖峰)钳位的意思。
6、钳位平台为A、B连线,其幅度也是钳位电容上的锯齿波幅。意思是,钳位电容上没有谐振波形,钳位没有对谐振波形做功,不是吸收。
7、钳位平台的高低由钳位电阻决定,钳位平台的斜率由钳位电容决定。
    意思1:(反激的漏感尖峰)不由PCB布线决定。
    意思2:钳位只对漏感尖峰(超过平台部分)做功,不对谐振波形做功(不是吸收),(对反激而言)钳位比吸收的效(率)果好得多。
8、A点附近有点毛刺、钳位平台上也可能出现小波,这些由DS间的最小Ip回路的布局决定,还会影响EMI。
YTDFWANGWEI
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  • 2017-6-27 08:29:23
 
我明白,我只是说:钳位也有电阻消耗能量,吸收也可以降低第一个尖峰电压,而没有说对后面震荡的效果,RCD吸收,不会影响后面的震荡,RC吸收会减少后面的震荡次数,同时也会降低第一个尖峰的幅值,至于你说的RCD吸收与PCB布局无关,不太赞同。如果同样的参数,将RCD吸收通过1米的导线连接,跟就近放置,结果一样吗?(不好意思,我分析问题习惯于将问题扩大化来说明效果,当然实际中不会这样)
nc965
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  • 2017-6-27 10:35:05
 
1、虽然反激里没有RCD吸收,但是建议还是分清楚RC吸收、RCD吸收、RCD钳位之间的区别。
2、习惯于将问题扩大化来说明效果的思路是对的,分析问题就是要考虑边界条件,极端情况,我是很赞赏这样的设计思路的,并且经常这样分析问题。
3、前面已经证明反激的钳位效果与布线无关,它唯一由两个器件的参数决定,这个不需要讨论了吧?
4、那么吸收效果与布线有没有关系呢?我的看法是也没有。有两个案例可说明这个问题:
案例1:开关电源PCB布板要领54楼,说的是Boost续流二极管上的RC吸收的布局不重要,串了电阻,就不是快速回路了。意思是,不能因为吸收影响 Ip 回路的布置。
案例2:【消除副边二极管反压尖峰】115楼,反激的续流二极管反压尖峰的RC吸收,接在二极管两端与接在绕组两端等效。意思是你的RC可以不在二极管两端直接构成回路,在电路上绕一点不会影响吸收效果。那么在布线上绕一点就更不会影响吸收效果。
啥原理呢?
RC吸收本质上是能量的吸收,能量的大小由C决定,能量的转移是R的发热量。只要R、C本身的阻抗远大于回路中的其他元件(或分布)参数的阻抗,不影响到R的发热量,就不会影响吸收效果。R吃掉的能量就是尖峰的能量。
因此我们可以这样说:
a、尖峰由主电路决定,其中包括主电路运行参数和主电路合理布线。这部分要非常讲究。
b、工程上经常用飞线来调试RC吸收,无论飞线多长(即使是电阻箱),调试得到的RC参数直接焊回PCB也是一样的吸收效果。
c、虽然RC布线不影响尖峰吸收效果,但可能影响散热布局,也可能对EMI有影响(未获证明),也不能任性。
d、RC吸收布线的重点是安全间距和散热(经常被忽视),而不是回路,必要时甚至可以放弃原定回路。
e、RC吸收的设计重点是元件参数(的最佳配合),而不是布线。
f、钳位电路的设计考虑同上。
YTDFWANGWEI
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  • 2017-6-27 12:19:00
 
1、吸收确实如你所说,因为串联了R,所以位置就不那么重要了,但你说的RCD钳位,由于钳位瞬间,实际只有CD起作用,没有R的作用,所以就应该与布局有关了。2、那你说的RCD吸收与RCD钳位的主要区别是什么?我前面提到,反激里的RCD,CD负责钳位,R呢?



nc965
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  • 2017-6-27 16:33:35
 
共识:RC吸收电路的吸收效果与其PCB布局关系不大。这个再也没必要讨论了吧?
只剩下两个问题:
一、RCD吸收与RCD钳位的区别?
拿句老话说,吸收是工程需要而不是拓扑需要,如果是拓扑需要那一定不是吸收而是钳位,反激的钳位就是拓扑需要,甚至还演变出有源钳位的专拓。
从对象上看,吸收解决的是(电路缺陷)杂散参数导致的谐振尖峰,钳位解决的是(拓扑缺陷)漏感(磁复位)导致的能量出路。
从信号上看,吸收的电容可以较小,其端电压可以大幅度变化(最好过零);而钳位电容端电压有明确的要求,需维持在钳位电压附近。二者工况完全不同。
二、反激的RCD钳位效果与PCB布局有多大关系?
感觉从187楼到203楼已经说清楚了,没有多少关系,再说一遍?
总结一下了:
1、漏感尖峰与谐振尖峰不是一回事,产生机制不同。
2、漏感尖峰(钳位平台)的形状(T、Vp2、斜率)由三个元件参数(变压器漏感、R、C)唯一决定,可以排除PCB(其杂散参数远不足以对这三个参数形成)影响
3、漏感尖峰以外(或者寄生)的波形,可能与PCB布局有关。
4、无论哪部分电压波形,在任意时刻(包括钳位瞬间),一定都满足环路电压积分为零的规律,都与输入电容C4有关。
5、该环路(包括C4)布局的重要性主要体现在EMI,而不是漏感尖峰。
YTDFWANGWEI
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  • 2017-6-28 08:20:20
 
一个一个来,先说RCD是不是反激的拓扑需要。
我的理解,如果是拓扑需要,去掉这部分,拓扑自然不成立,那么也就无法正常工作,不知道你是否认可?如果认可,那么反激去掉RCD就无法工作了吗?
nc965
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  • 2017-6-28 08:39:38
 
没有钳位,反激理论上(假设无漏感)可以工作,但实际上有漏感(拓扑缺陷),必须钳位。否则不能工作。钳位电路是拓扑的一部分。
没有钳位,正激理论上(假设无漏感)可以工作,旦实际上有漏感,需要磁复位,必须钳位,否则不能工作。钳位电路是拓扑的一部分。
所谓拓扑缺陷,不是说拓扑不成立,而是说拓扑有漏洞、有缺陷,能量转移不能完全衔接。是能量平衡问题。
所谓电路缺陷,拓扑是成立的,只是电路元件或者连接不理想,有杂散,与能量转移无关,不是能量平衡问题。
如果从拓扑或者拓扑缺陷层面都无法分清吸收与钳位,那么从信号(工况)层面一定可以分清的,有削峰平台的就是钳位,否则就是吸收
YTDFWANGWEI
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  • 2017-6-28 11:01:36
 
1、我们做的反激,都存在漏感吧,要是按照你说的,去掉RCD就不能工作?
2、你坚持这个叫RCD钳位,那你给举一个RCD吸收的电路图吧。
nc965
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  • 2017-6-28 11:24:20
 
叫什么并不重要,重要的是工作原理,建议加以区分,这只是建议,还要你愿意才行。不反对有人叫吸收,但还是建议他分清吸收和钳位的区别,啥区别?钳位一定有个削峰的机制,有个平台,吸收一定没有。
RCD吸收工程上很多应用,特别是大功率电源,其特点是可能比RC吸收节能。
RCD吸收典型应用是在MOS两端。【利用吸收功率的辅助电源】1楼,这里完全没有钳位的意思。
RCD吸收不能用在二极管两端,但RCD钳位却有机会,虽然电路一模一样,但工况有显著区别。【消除副边二极管反压尖峰】153楼相关。
YTDFWANGWEI
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  • 2017-6-28 13:15:48
 
1、不赞成你说的,还是以反激为例,输入电容+变压器两端电压+MOS管两端电压组成的这个回路,回路电压为零,电容上电压认为不变,因此这个RCD加在变压器端跟加在MOS管端,可以实现同样的效果,只不过参数可能略有差距,但不会相差很大,不会说加在变压器端用上百K电阻,加在二极管端就用几十欧电阻。
2、你的帖子里1楼那个,也可以钳位。
YTDFWANGWEI
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  • 2017-6-28 13:52:13
 
为了验证,我做了一下实验,实验条件如下:1)一个普通的反激电路。
2)同样的输入电压,同样的输出电压,同样的负载。
3)同样的RCD参数,一个接在了变压器两端,一个按照你帖子里,接在了MOS管两端。

4)测试了4个波形,分别是接在变压器两端正常波形(第一个图)及展开波形(第二图),加在MOS管两端正常波形(第三图)及展开波形(第四图)。
5)为了说明钳位电压高于MOS管两端关断电压,测试了加在MOS管两端时,电容上的电压,也就是钳位电压(第五图)。(与输入共地,好测试)

RCD接变压器端

RCD接变压器端

接变压器端展开

接变压器端展开

RCD接MOS管端

RCD接MOS管端

MOS管端展开

MOS管端展开

电容端

电容端
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  • 2017-6-28 13:53:49
 
为什么接在MOS管端钳位电压低,是因为接在MOS管端钳位电压高,电阻上消耗的能量多,所以相当于吸收效果好一些。
nc965
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  • 2017-6-28 14:55:20
 
你说的这个是钳位,不是吸收,反激是可以这样用,是等效的(高PF反激除外)。
同样的电路,改变参数(电容和电阻降低2个数量级),你再试试,这时电容电压大幅度变化,这就不是钳位,而是吸收了。虽然电阻可能同样发热,吸收了功率,但不足以应对漏感尖峰,不适合反激。RCD吸收只能应对谐振尖峰,在其它没有拓扑缺陷的拓扑里却可以得心应手地解决尖峰问题,效果可能比RC吸收好些。
还是那句话,建议分清RC吸收、RCD吸收、RCD钳位。

YTDFWANGWEI
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  • 2017-6-28 15:38:21
 
首先:RCD吸收还是RCD钳位,按照前面说的,也是是一个称呼的问题,我一直称呼他RCD吸收。其次,RCD参数里,这个R事不可能很小的。因为他是跟D串联跟C并联直接接在MOS管两端的。
最后,我想你说的RCD吸收,R应该是根D并联,然后再跟C串联的,这样的R可以选择很小,实际就是利用了充电时通过D越过R,这样吸收回路阻抗小,放电时通过R减小电流冲击。
那么如果是这样,RC并联的属于RCD钳位,RD并联的,属于RC吸收。
YTDFWANGWEI
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  • 2017-6-28 15:50:00
 
左边:RCD钳位,C可以选择较大,R也必须较大。
右边:RCD吸收,C一般选择不会太大,R选择较小。RC时间常数一般小于MOS管开关周期
未命名.JPG
nc965
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  • 2017-6-28 16:01:49
 
明白你的意思,我那第一图居然没注意这个问题(已经改正),第二图才对。
我的意思,同样的图,同样的RCD连接,可以工作在钳位和吸收两种工况。由此区分RCD钳位和RCD吸收。

YTDFWANGWEI
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  • 2017-6-28 16:08:25
 
YTDFWANGWEI
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  • 2017-6-28 11:13:38
 
还有,我去百度了一下,我发现这个位置,叫RCD吸收跟叫RCD钳位的都有,但如果按照你说的,在正激电路里,我更愿意称呼他为RCD复位电路。
nc965
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  • 2017-6-28 11:26:58
 
单正激你可以叫RCD复位电路,双正激那两只二极管呢?那一定是钳位(一定不是吸收、理论上也可以取消),向输入电压钳位。再说一遍,叫什么并不重要,重要的是工作原理。
YTDFWANGWEI
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  • 2017-6-28 13:02:36
 
双管正级那肯定不能叫吸收,但是,我这里一直说的的RCD,而不是单纯的D,回到前面,反激里,去掉这个RCD这三个器件,电路是肯定可以正常工作的。这个毫无疑问。
nc965
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  • 2017-6-28 15:03:13
 
双管正激那肯定不能叫吸收,单正激那那肯定不能叫吸收,单反激那肯定不能叫吸收,三句话一个意思。同样一个意思的三句话还有:
反激里,去掉这个RCD这三个器件,电路是肯定可以正常工作的
单正激,去掉这个RCD这三个器件,电路是肯定可以正常工作的
双管正激,去掉这个D这两个器件,电路是肯定可以正常工作的

YTDFWANGWEI
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  • 2017-6-28 15:26:04
 
但你207楼第一行,写的却是反激没有钳位,不能工作。那这个钳位到底是什么,是不是指RCD这个钳位电路?
nc965
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  • 2017-6-28 15:29:09
 
这句话前面是:没有钳位,反激理论上(假设无漏感)可以工作,无漏感的意思是只要漏感不显著影响拓扑。

实际上,反激用RCD钳位、把RCD钳位换成RCD吸收、只用RC吸收、啥不用,都是可以工作的。只是效率和尖峰的区别而已。

YTDFWANGWEI
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  • 2017-6-28 15:32:35
 
后面写的却是:但实际上有漏感,所以必须钳位,否则不能工作。那么你说的这个钳位,是不是这个RCD的钳位。
nc965
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  • 2017-6-28 15:35:31
 
实际上,反激用RCD钳位、把RCD钳位换成RCD吸收、只用RC吸收、啥不用,都是可以工作的。只是效率和尖峰的区别而已。
典型电路是RCD钳位,而且是对反射电压Vr钳位。被证明是最高效的处理反激漏感尖峰的方式(其他方法效果明显不行)。
你215楼的方法,是对(Vin+Vr)的钳位,只要Vin是稳定的,R对Vin放电,与典型电路(效率效果上)是等效的。
最理想的是对Vin钳位,这也有C,但没有R(无损的意思),这样就可以全部回收漏感能量,但要双(正)反激才行。
dianzi1987
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高级工程师
  • 2017-7-21 18:44:11
 
几位版主辛苦了,讨论了这么多,你们是否有共识了?我看蒙圈了,能给个简化粗暴的答案吗?
1.RCD 的D接MOS D脚近些好,还是接变压器sw脚近些好?

2.RCD里的RC更应该靠近电解还是靠近变压器引脚?

nc965
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  • 2017-7-21 22:47:55
 
D一C一电解一Rcs一MOS一D形成一个最小回路圈,变压器原边按最小回路接到这个圈上。
dianzi1987
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高级工程师
  • 2017-7-22 08:43:21
 
好的,明白了。谢谢指点。
slslsl651
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高级工程师
  • 2017-8-25 14:55:30
 
说实话,我也看蒙了,最后都不知道两位版主讨论的是不是同一个问题了。。
dudubo
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本网技师
  • 2017-5-12 10:01:11
 
不错,谢谢楼主的分享,受益匪浅,最近正在学习PCB的布线,现在还是小白一枚。看了你帖子,学习了不少经验。希望能够楼主交流交流。
zhang-xi-wang
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本网技师
  • 2017-5-12 10:32:15
 
谢谢版主的分享,收获很多
nan_nan
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助理工程师
  • 2017-5-12 17:14:52
 
大家一起交流,很棒,学习了
舒行科
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副总工程师
  • 2017-5-13 17:24:21
 
PCB布局走线对最后产品质量很关键,布局不合理,会有很多预想不到的问题出现哦。
caichengchao
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高级工程师
  • 2017-5-15 16:40:26
 
进来学习
a422877308
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LV8
副总工程师
  • 2017-5-20 15:41:18
 
前来顶贴!
sunlingsunhaiqi
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LV7
实习版主
  • 2017-5-23 10:32:20
 
pcb布线规则是矛盾的, 怎么好不能仅仅限于某个位置,具体问题具体分析,所以请版主在描述时尽量详细,以便分析讨论,不然,讨论是没有意义的,就像你说的,人是活的,但是规则不是死的,也是活的。
st.you
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LV10
总工程师
  • 2017-5-25 17:35:33
 
画板那么简单容易的事,原理图是关键,原理图没错,,照着网络随便连,保证连得通
  哪那么多讲究.
liaozhaocheng
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版主
  • 2017-5-27 13:11:23
 
直接自动布线就可以了
世纪电源网-九天
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超级版主
  • 2017-5-27 10:49:57
 
围观学习
舒行科
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LV8
副总工程师
  • 2017-5-28 07:22:50
 
绘制一个PCB确实需要考虑很多因素,首先要满足功能,然后板子尽量小点,如果要性能稳定,需要考虑不线的合理性。等等。
世纪电源网-编辑
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管理员
  • 2017-6-2 11:38:51
 
欢迎版主继续更新
zoudzy
  • zoudzy
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  • 2017-6-2 21:10:21
 
提升自己是最大的。。。。
lyh0739
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高级工程师
  • 2017-6-4 10:52:37
 
周末来学习,
sony545154
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LV6
高级工程师
  • 2017-6-5 15:01:12
 
很好的主题,看看学习一下,有疑问处还请版主不吝指教。
YTDFWANGWEI
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版主
  • 2017-6-5 20:55:04
 
有问题大家可以一起交流。
yuyan
  • yuyan
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副总工程师
  • 2017-6-15 13:46:28
 
不错的帖子。
zhuyc
  • zhuyc
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本网技师
  • 2017-6-19 13:04:23
 
希望可以持续更新
SkyCode
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高级工程师
  • 2017-6-16 15:18:02
 
大神都喜欢研究PCB布线啊!哈哈下午没事来逛逛!支持版主!
Ziiiro
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本网技工
  • 2017-6-19 13:31:24
 
学习学习
rise_sight
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高级工程师
  • 2017-6-21 16:12:15
 
好贴!路过顶!
sfzhiye
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助理工程师
  • 2017-6-28 11:59:10
 
版主厉害,收藏!
gst0311
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初级工程师
  • 2017-7-11 17:34:25
 
感谢版主的分享
w553400786
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LV3
助理工程师
  • 2017-7-14 13:58:10
 
两位的讨论非常深入细致,学习了!
peng2016
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助理工程师
  • 2017-8-28 00:15:55
 
两位讨论真是干货满满呀
yyy787
  • yyy787
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LV8
副总工程师
  • 2017-8-30 22:07:16
 
输入端与输出端的边线应避免相邻平行, 以免产生反射干扰。必要时应加地线隔离;两相邻层的布线要互相垂直,平行容易产生寄生耦合。
鸡腿
  • 鸡腿
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副总工程师
  • 2017-9-5 10:17:25
 
版 主你好,这些年来我反复在下图左右两种走线方式之间犹豫徘徊,我的本意是右图好过左图,多数时候也按右图走线,然而市面上几乎都是按左图走线的,哪怕绕到天涯海角也按左图走,想问下版主你的意见。

Snap1.jpg
YTDFWANGWEI
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版主
  • 2017-9-5 12:46:37
 
znz23456
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高级工程师
  • 2017-9-21 06:56:10
 
不错的内容学习了
goodyisheng213
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高级工程师
  • 2017-9-28 14:35:00
 
很好,学习了
戈乾001
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高级工程师
  • 2017-10-22 12:37:37
 
画板要画好也是需要经验和耐心的
yby123
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  • 2017-10-27 22:51:41
 
非常适合初学者资料。
mars5514
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高级工程师
  • 2017-11-3 15:18:26
 
外壳接地一般都用什么方法
hellokv1688
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高级工程师
  • 2017-11-7 10:15:04
 
很好,学习学习
Reue
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助理工程师
  • 2017-11-7 11:46:56
 
我也要多多学习,不过个人觉得布线还是要精练才好,线要尽量的短
Coming.Lu
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版主
  • 2017-11-7 11:57:56
 
并不是要尽量短哦。
或者说,并不是尽量短为最优先。
应是在其它方面合理的前题下,再尽量短。
我叫陈长生
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本网技工
  • 2017-12-8 21:39:13
 
感谢楼主分享,真的很不错哦,,,一只路过的PCB萌新
我叫陈长生
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本网技工
  • 2017-12-9 17:30:23
 
C:\图
ZhjKGDY
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高级工程师
  • 2017-12-11 21:30:11
 
请注意爬电距离
李雄
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本网技工
  • 2017-12-13 09:30:19
 
学习来了,赞一个
Reue
  • Reue
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搬个小板凳,学习学习
conquor
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本网技工
  • 2018-1-20 09:50:33
 
好的主题,看看学习一下
san3san
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助理工程师
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进来学习下
muzhengdong
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副总工程师
  • 2018-3-11 08:41:33
 
理论和经验差距是蛮大的啊
xiaomujie
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本网技工
  • 2018-4-4 14:53:36
 
好棒的帖子,学习学习!
yu309262908
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高级工程师
  • 2018-4-4 14:34:09
 
好好学习
jingjingge
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副总工程师
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来学习
S329336579
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助理工程师
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这种帖子很受用
zhang0326
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高级工程师
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学习学习
Diasy
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本网技师
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  • 倒数4
 
学习了,关于退耦电容这块我也认为应该靠近VCC
Jerrylau
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本网技工
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