| | | | | 想相互不干扰,那只能两路独立控制。
如果某一路功率或电流较小,可以加个串联稳压。
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| | | | | 道理已经给你说得很清楚了,还在糊涂
副边之间不是要减少“干扰”,而是要增加“干扰”,如果被完全“干扰”,电压变化规律就完全同步了。你唯一能做的,就是增加“干扰”。
增加耦合("干扰")的方法:
1、减少副边绕组之间的漏感,争取做到0.5%以下(极端情况可以做到0.1%),你是多少?
2、在整流后增加一个互感变压器(代替LC滤波器),与各路输出串联。
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| | | | | | | 看了李工这么回,我才发现原来是前几天也发了一个贴。 |
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| | | | | | | | | 不止一个,三个四个贴都是问同一个问题,一直没想通,换着花样问,还是回到原点。
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| | | | | | | | | | | 啥,都这么多个贴了吗?
那你们讨论吧,我休息去了。
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| | | | | | | 1、请问此漏感说的是次级漏感吗,我的次级电感量是5.5uH,次级漏感大约为0.5uH,有10%,那是不是很大了。
2、互感变压器意思是每一路输出电感共用同一个磁芯吗
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| | | | | | | | | 1、单独绕组间漏感不太好测试,你可以对每一个副边的漏感单独统计(分其他副边全部短路、原边也短路两种情况)
2、是的
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| | | | | 开环LLC加DC-DC,不知道多少路,就是100路,99路短路了,还有路是ok的
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| | | | | 好尴尬,每次发帖都是同样几个大神给我解答,还是同一个问题 |
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| | | | | | | | | | | 你有没有发现,发了这么多个贴,都没有说清你的需求。
输入多少,输出多少和多少,调整率要求多少。
总是在说达不到,达不到,具体还差多少,也只有你自己知道。
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| | | | | | | | | | | | | | | 看把,你这要求的调整率,估计就已经是接近反激的极限了。
也就是如果用常规单路控制(不管是几路参与反馈),要下不少功夫才能做到。
并且,很有可能两路都要加些假负载,牺牲一些效率才能做到。
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| | | | | | | | | | | | | | | | | 其实这个调整率是我自己定的,可以再大点的,估摸着12±1V也可以 ,就是调整率大点可以接受,但现在太大了有些
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| | | | | | | | | | | | | | | | | | | 12±1V的话,你还可以考虑继续用反激,但也还是要下点功夫调。
两路输出都加多点假负载吧,其实这样就相当于让两路都永不空载。
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| | | | | | | | | | | | | | | | | | | 真是这样,反激多了很不好撸,还得看啥负载,如果一路或者2路负载波动很大的时候,很有可能整个系统全进覆没,如果不怎么考虑成本就先反激得到个稳定的12v,在开环LLC加线性稳压,每一路的纹波都很小的,每一路的绝缘也能提高 |
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| | | | | | | | | | | | | | | 你这个参数做调整率有个机会:
副边9路等电流等电压,可以9股线绞合后绕制(最小公约数绕法),可以达到最小的交叉调整率。就算每路相差50V,最高电位差也就(9-1)*50+12=412V,仍在漆包线绝缘耐压允许范围内(你可以用好线浸漆手段进一步改善此问题)。
顺便指出你设计的其他问题,
1、Vin=50~500V,这意味着满载占空比的变化幅度就高达10倍,如果还可能轻载,你的最小占空比就非常小,一般芯片达不到这个精度,建议频率降低,按接近20kHz做,才能保证调节范围(这可能就是你调整率不好的主要原因)。
2、电压调整率、负载调整率、交叉调整率是3种不同的调整率,前两者要靠环补偿环路解决(针对性设计环路),后者才是副边绕组结构优化的问题。
3、你的环路有问题,原边副边没分开,非隔离的?
4、变压器要重新设计
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| | | | | | | | | | | | | | | | | 我这个不能够搅合一起绕制,这9路后面是隔离驱动芯片+MOS管,而每相邻的两路有一个60V的电位差,第一路和第九路电位差有400V,所以合起来并绕是行不通的
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| | | | | | | | | | | | | | | | | | | 有啥行不通,400V仍然在漆包线耐压之内,你还可以浸漆、你还可以提高绝缘等级、你还可以三层绝缘,人是灵活的。
另:如果你设计的是驱动电电源,根本就不需要太高的精度,差个1~2V不是事,保证最低电压(比如12V)就行(何况每一路还可以后续处理),何须这样纠结,连发四五个贴?
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| | | | | | | | | | | | | | | | | | | | | | | 一个变压器设计方案:
频率降低到26KHz,或许能调节过来。
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| | | | | | | | | | | | | | | | | | | | | | | | | 此峰值电流公式怎么计算的呢
Ipk=2PfcPin(Voll+Vr)/Voll/Vr
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 如果9股绞合后你能绕下9匝,频率还可以进一步降低,反正磁参数Bs、λ都还有富余,白降白不降。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 不行啊,别说9股,就是4股姣和窗口都不够,如果不姣和,而是并绕呢,比每一路单独绕制要好吗
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 你见过0.15的三层绝缘线吗?9股绞合后直径有多大?知道直径后才知道能不能绕下,你4股都绕不下是怎么算出来的?还是只凭估计?
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 输出12W,80%效率计算,输入15W,最小输入电流50V,最大占空比D=50%,匝比Np:Ns=8:1,DCM模式
平均输入电流Iavg=15/50=0.3A,那么初级峰值电流Ipp=2Iavg/D=1.2A,次级峰值电流Isp=Ipp*Np/Ns=9.6A,平均到9路,每一路的峰值电流为1.07A
有效值I=Isp*(D/3)^0.5=0.43A,
如此计算,选择输出线径的电流是否有问题呢
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 书上会说你这个电源的事?占空比就差了一大截
书上最重要的一句话是:具体问题具体分析,实事求是
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 能套进27楼的表格里的数据就是对的,自己套一遍就明白了,不要去猜,要算。
给你看一个多路输出的波形(今天刚抓的),输入电压范围17V~200V(比你这个更离谱),这是在最高200V时的原边DS波形,尖峰几乎没有,这样漏感最小,才能保证交叉调整率。最小脉冲宽度仍然十分清晰,这样才可能调节得过来:
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 好,书上有一个公式,最小初级匝数Np=vt/(B*Ae)
而您给的公式中,仅仅是用到的槽宽,线径,绕线系数和层数就决定了初级匝数,合理吗?
线径合理,因为有一个峰值电流,层数是自己决定的吗,如果我定为1层,那初级匝数若很小不满足最小匝数呢
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 合理不合理,见楼上刷新,有句话叫做:存在的才是合理的。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 匝比8:1,嗯,现在是只加了3W 的负载,已有30V尖峰
另外我的波形整体会游走,稳不住
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 手里有0.25的三层绝缘线,外径0.45,8根共绕直径1.5,窗口高度4.5,加上初级绕组可能不行
另外变压器使用的是EE28,两端都有出现,没法同时绕制的,
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 采购0.15的,估计0.2的有点紧张,但也许行。PQ2020就能干的事,为什么一定要EE28? EE型磁芯窗口较大,确实也适合做多路输出,但你这个才十来W,再怎么也不至于用到EE28去。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | EE28的骨架引脚足够多,老板不希望电源板上有太多飞线
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | PQ20都能排下的线,EE28更不在话下,这样去想问题
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 嗯,理解您的意思,但我这个只能一边4路姣和,另一边5路姣和,分别绕制,这样的话也许可绕制,但不能保证耦合好
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 版主,我又遇到问题了,请求您的帮助
变压器绕制解决了电源的问题,可带来了生产的问题,这种绕法加工厂不能绕,量产有问题,咋整呢
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 推到重来吧,一把成功。反击加开环llc,效果都比这个好 |
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 哈哈哈哈,如果还有类似的项目,找我,我开个贴,你见过一次,就在也不想用,反击来做了
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 先总结一下你的问题是如何解决的,现在什么运行参数,还有什么问题。
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| | | | | | | | | | | | | | | | | | | | | | | 400V已经是极限,还是用三层绝缘线吧,更靠谱些。
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| | | | | | | | | | | | | | | | | | | | | | | | | 版主您好,我有一个问题想请教您,希望您抽时间帮我解答一下,万分感谢。
问题:还是这个电源,9路输出,经变压器整改,调整率已经很完美了,现在有一个问题,就是全部加空载和全部带载工作均正常(正常是指波形稳定,无啸叫)
但只要有一路空载,就会出现VDS波形抖动,出现啸叫,
这是否是因为某路被耦合而没有负载得到放电,而产生的振荡呢?是一定会有的,还是可以通过调节电路消除或者改善呢。
期待您的解答。。。。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | 不是这样,是全部空载或全部满载才可以,有一路空载,或2路空载,均输出不正常,且在不同输入电压下出现问题;
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 出现啸叫,那就是音频,什么东西落入音频范围了,究竟是什么?看波形应该就知道了
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | |
这是500V输入,5W输出时的漏极波形,
这是400V输入时的漏极波形,有点抖动,感觉还是环路的问题
这是700V输入时的漏极波形,
这三个电压,均有啸叫,
这是700V输入,输出11W的波形,有抖动,在600V切换时,有啸叫
另外,您之前有个帖子有讲过CS电压尖峰消除的问题,我通过增大驱动电阻(100R)的确是可以降低,但效率也降低了很多,MOS发热严重。
我将驱动电阻更换为10R,效率提升上来了,MOS发热也不那么严重了。
下面是仅反馈那一路加满载(1.2W),其他空载(68K假负载),CS端波形(100V-300V-500V-600V-700V):
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 晃动就是啸叫,轻微的晃动对应轻微的啸叫,严重的晃动对应严重的啸叫,看就是看这个晃动。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | 实测是有影响的
试验1:单独反馈那一路满载,其他路空载,在500-700V间有啸叫
试验2:反馈那一路满载,另外加一路满载,测试全电压范围工作正常,无啸叫
试验3:反馈空载,其他路中的一路满载,在500-700V间有啸叫
试验4:非反馈路中有一路满载,在加一路满载(无论是否是反馈),全电压范围测试,均正常,无啸叫
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另外这个波形的阶梯是怎么造成的呢,没理解,请指教,谢谢
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | |
输入500V,输出纹波,第一张满载,第二张空载,均有很大尖峰,应该是导通瞬间的dv/dt大造成的,通过增大导通电阻可以减小,但会增加MOS损耗;
还有其他方式吗,输出加LC滤波吗
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| | | | | 可以试试每一个输出都用同步整流,那各路的输出就相对稳定很多了 。
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