 |  | | | | 根据我的工作经历和这次调试过程，整改措施汇总如下：
1、优化变压器（三明治结构），通过调整屏蔽圈数，使得整机Ycap两端电压处于较小的值；
---调试过程发现，Ycap电压+3V（探头架子夹次级，钩子接初次，类似Vds波形朝上为正，朝下为负），轻载传导会比Ycap电压为零更好，但是RE会稍差，出现了矛盾点一；
2、SR的RC吸收加重，使得死区振荡阻尼更大，振荡更弱；
---RC原参数为1nF+10R，C增大到4.7nF，能改善3-4dB。问题是效率损失严重，低压损失0.5%。高压1.2%，R的使用率严重超额，SR的温度明显升高，出现矛盾点二；
3、优化控制芯片；
---FIB去QR芯片实测改善约2dB，测试原边Vds波形发现，1/4&1/2负载系统开关频率很稳，高压输入的时候有多个死区振荡波，满载及重载的Vds会有明显的抖动，初步判断与芯片的抖频相关；---求高人指点更优的抖频方式。
4、增大系统感量或者Vds并联电容，把死区振荡的频率往500kHz之前移；
---项目后期才发现该问题，不能更换更大的变压器；原边控制器包平面MOS，温度没有余量，也不能增加Vds电容。
5、优化PCB布局，使得SW等动点远离L/N回路；
---受限于PCB板，改动空间很小；
求更好的解决办法，在线等！
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| | | | | | | 出来的噪声主要是1/4负载在DCM模式下SW震荡产生的。你可以看看SW的波形上的振铃频率和传导的频点是一致的。可以尝试的方法：
1、磁芯接地；
2、SW远离LN线。
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| |  |  | | | | | | 余量不足点的频率和死区振荡频率一致，理论上可以通过增大变压器感量来改善，但是受限变压器，感量增加不了
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| | | | | 不知你满载传导500K的余量如何；
整改500K传导，是一件很头疼的事，说说我的经历：
1、IC的抖频：IC抖频分两种，1、MOS的VDS波形有很明显的两个尖峰，就是在两个频率之间而不是之内抖动，称之为没有打散，这种传导500K左右非常难整改下去；2、MOS的VDS波形在两个尖峰之内抖动得连续和模糊称之为打散了，看起来很丑但传导500K很容易就整改下去；
2、EMC零件配置，你这个UU9.8，加大感量实验一下，用这个：共模电感/UU9.8立式/要求实测大于等于50mH(1KHZ0.3V)/线径0.2/120Ts；另外这种EMC配置，传导起始的峰峰值一般会超，读点就足，你这起始就这么好，我没有碰到过；
3、PCB走线，判断是否桥前被干扰：你把桥堆AC两个脚撬起来焊上线来测，把其中一条线靠近和远离IC看下传导影响，尽管走线布局修改的余地不大，但设计之初一定要对MOS/IC离AC线太近会干扰传导有敬畏之心；可以刻意把IC放远点；
4、整改的核心：变压器屏蔽，绕法，几种大的方向会将传导恶化和改善方向变化：三明治绕法与一次性绕完，这个24W基本上是三明治了；三明治中，VCC是在倒数第二层还是最后一层都可一试；
屏蔽屋，首先试一根粗线如0.25mm 散绕2/3宽度的槽宽，看效果，然后以2圈为一个单位加减实验；如搞不定，就用1根0.15的线绕屏蔽，最后换成2根0.15并来绕屏蔽；我用很多家的IC，有的IC吃这一套，另一套就超，不同的IC都要做不同的实验；
5、Y电容，Y电容连接的位置对传导影响很小但对辐射影响很大，Y越大传导越好，辐射就越差；图中你可试下Y接的方式；
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| | | | | | | | | 1、抖频看VDS波形，很清楚；
2、看你满载传导这么好，像你要测轻载的我也没有测试过，也没有经验；
我的经验是，三明治绕法，初1－屏蔽－次级－VCC－初2，磁心接地，屏蔽先试一根0.25的绕，再试1根0.15的线，再试两根0.15的并绕来调整，基本上几次余量就足了，另外次边用双线并绕时传导也有极大变化；
3、实在不行你把UU换成工字，桥前加个9*5*3的小共模过辐射，因为你的输出没有位置加小共模了；
IC粘一块铜皮接地看下；
不同的IC方案，对EMC影响非常大，所以对策要一套一套的；
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| | | | | | | | | | | IC反面（PCB贴片层面）粘一块铜皮接地看下，CE有明显改善，IC正面（插件层）没有什么效果
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| | | | | | | | | | | | | 试下用工字电感吧，反正都是试；EMC就是反复试出来的，有时候飞个线，直接下降5DB，特别是一些反常识的调试比如把地线走远些反而好了；，这事我碰到多了； 
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| | | | | Y电压3V还是高了，可以调到1V以内，再看传导
变压器结构没发出来，发出来再看看
还有就是换IC，有些IC对小载的EMI是有改善的
布板上是不是AC输入端与大电解，MOS，变压器太近了
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