| | | | | Jerry.lin的帖子,之前看过,很厉害的一个人,期待楼主更新 |
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| | | | | | | | | 钳位方式主要有两种,一种是高端钳位,如下图2所示: 优点:可使用较高电压的MOS,应用场合更加广泛。
不足之处:需要浮驱。电路相对较复杂。
图2 高端钳位
另一种是低端钳位 如下图3 所示:
优点:使用P型管,共地驱动简单
不足之处:P型管的耐压较低,电压稍高的场合不合适。VDS 大于200V左右无零件可用。
图3低端钳位
相比较有正激有源钳位和反激有源钳位,其中正激有源钳位的应用较广泛,其原因为,磁芯利用率高,可工作在第一及第三象限,二次侧同步有先天优势,自驱可取得满意效果。占空比可大于0.5.典型值为0.72左右,最大可达0.8.
反激有源钳位与普通反激一样,只能单倍磁通,磁芯利用率不高,但因占空比与正激一样,可开大。同时输出电压可升压可降压,电路成本较低,输入电压较宽,优势同样存在,但因反激本身存在的架构因素。在CCM模式时,二次侧同步无法自驱。需供助IC或取自一次侧信号进行隔离驱动。加上反激的纹波及峰值电流大,所以在整体效率不及正激有源钳位。但在DC-DC模块的小功率应用上,还是有较多的价值。
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| | | | | | | | | | | 我遇到的问题是不管上几伏的交流电都烧保险和钳位管,改如何解决呢? |
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| | | | | | | | | | | | | | | | | 请确认死区时间是否留得足够,开关频率的计算公司,有三个要求,详细看关于OFF和ON的公式,并用MATHCAD做详细计算
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| | | | | | | | | | | 反激有源钳位因为没有漏感尖峰后变压器的计算方法和普通反激变压器的计算方法有什么不同?请前辈指教
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| | | | | | | | | | | | | 五年多时间过去了,这个案子在五年前就完成了,后来换了一家公司,在里面做的案子挺多,基本没有多少精力和时间上论坛。人就是这么奇怪,在忙的时候,会无法静下心来看贴和回馈。当然也有一部分原因是各种琐事。
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| | | | | | | | | | | | | 计算方式并无不同,有源钳位只是将漏感尖峰吸收再利用了,减少了耗能,提高了效率,并同时有ZVS的作用
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| | | | | | | | | | | 2897还是很好用的,没有特别需要注意的地方,平时做电源都有遵循开关电源的布线规则的话。 |
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| | | | | | | | | | | | | 嗯,楼上所说有道理,可能是我做DC-DC少,而第一个就是用UCC2897A,在高密度布线时有些细节把握不够,才导致了一些布线上的问题。IC本身非常稳定,线布好,调好,生产一致性很好。除了一些人为的小现象如虚焊及连锡,维修台基本没事可干。
其他脚位与常规差异不明显,稍注意一下FB脚,与常规IC的定义不同,常规智能IC,FB用于顶到重启,但此IC FB电压与占空比直接相关,最高电压时,开到最大占空比。10脚用于斜坡补偿。与CS脚直接相关。 |
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| | | | | | | | | | | | | | | 没有给出产品尺寸、输入输出条件,不好讨论啊。
如果是4:1的输入范围,正激就可以了。
在低压宽范围输入领域,单独研究反激有源钳位,不如研究有源钳位正反激。
如果功率密度很高,还有有源钳位正反+磁集成,我发现很多论文都在研究这个。
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| | | | | | | | | | | | | | | | | | | 有公司做过8:1输入的,一个磁芯.........
是什么拓扑,我还不太确定,正反激估计八九不离十。
我认为正激的输出电感如果足够大,应该一样是可以工作在宽范围输入的。
只不过是效率可能会差一点点
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| | | | | | | | | | | | | | | | | | | | | | | | | 有源钳位正激是不是低压的时候效率高些,不到100W用这么大个磁芯,是不太像正激。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | 是这样的,一般来说:
Buck类,效率随着输入电压升高而降低,而boost的效率随着输入电压升高而升高,buck-boost(反激?不清楚)则在中间输入电压的效率高、两头输入电压效率略低。 |
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| | | | | | | | | | | | | | | | | 之所以要用反激有源钳位是考虑到输入电压范围4:1, 9-36V输入,板子尺寸为50*25*11 输出电压为系列:5V/10A. 12V/5A. 15V/4A, 24V/2.5A,全系列机种考虑在9V输入时,输出24V,以及在36V时输出24V,使用正激的话要同时工作在升压与降压的情况下,对整个电路不是最优。当时在与台湾研发进行内部讨论时,他们也同样认为正激可以解决,当时为了说服他们,用如下简要的计算方式进行了讨论。
因為FORWARD的工作時匝比的情況為VIN*D/VO+VF=N,當9V輸入時,輸出為5V時,其計算值為:9*0.5/5+0.3=0.85,假設一次側為5TS,二次側依理論計算為5.9T,因不可有小數點,變成6T,一次側圈數大於二次側,因VDS通常帶有尖峰,通常在其尖峰電壓值為VIN+VOR合起來值的1.5倍左右,故其值一次側VDS至少為:9+4.5+6.67=20.25V,二次側折過去至少為:23.823V,在低壓時尚好,工作在36V時,一次側VDS為:36+4.5+19.25=59.75,二次側FORWARD下管的VDS至少為:70.29V.因此時還可用100V MOS搞定,因為匝比一次側小於二次側的關系,一次側電流也會大於二次側電流。在這種情況下,雖然狀況不太理想,但還能接受。
當在輸出電壓為24V的機種時,這種情況就更嚴重,9*0.5/24+0.5=0.183,一次側為5T,二次側依上式代入為:27T,當輸入電壓為9V時,二次側的VDS為:110.65V,當輸入36V時,二次側的電壓至少為326.5V,實際算上尖峰及短路電流的影響,可能還遠大於此值。此時要滿足此規格的肖特基基本上沒有,能滿足要求的快恢複管體積很大,基本放不下去。另外,這僅是一方面,因輸出電壓的關系,輸出電感的感量也有很大的壓力,因326V左右的扼流,輸出電感相當於BUCK的架構對電感量要求也高。
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| | | | | | | | | | | | | | | | | | | 2、布线方面,需注意几个点,18,19脚分压电阻接IC的功率地,其他外围先接IC信号地后再接VCC电容,再导入功率地的静态点,切忌为了省事或为了路径方便,在折返电流路径上面接地。电流互感器的次级地需接信号地,不可接功率地。若接地点上有折返电流,在频率大于200K时,折返感应会干扰IC功能,出现电压越高,带载能力越弱的情况出现。VDD的去耦电容非常重要,需要就近放置,图腾柱供电需远离IC的VDD电容,以免驱动噪声影响IC。输入电容与电流互感器初级-变压器-NMOS-输入电容负。形成一个小环,路径尽量短,变压器-钳位电容-PMOS-输入电容负形成一个小环,路径尽可能短。图腾柱地与MOS地相连尽可能短。 |
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| | | | | | | | | | | | | | | | | | | | | | | | | 是的,相比较电流互感器比专用IC在耐压上面有优势,也更灵活一些。 |
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| | | | | | | | | | | | | | | | | | | 功率等级也是考虑因素之一吧,像50W的输出功率比较小,4:1输入,还是用反激划算一些。
24V输出,9~36V输入,拓扑采用有源箝位正激,见murata这么干过,次级续流管采用肖特基,forward管采用MOS,只不过他们做的是1/8砖100W,效率大约90%。。。
我们也做过24V输出,9~36V输入,200W的,有源箝位正激,不过控制搞得有点复杂了,分成两组12V(同步整流),然后再叠加,构成24V,效率92%左右。
还有P-duke也有类似 200W的模块, 9~36V输入/24V输出,用的也是有源箝位正激,不过输出端采用的是二极管整流,效率略低一些,90%左右。 |
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| | | | | | | | | | | | | | | | | | | | | 现在也在研究这一块,我遇到的最大问题是同步整流的问题。
反激同步整流没有研究过,正激,专利太多了。
4:1的范围,1/8砖,200W..........
浙江大学有篇论文“交错并联反激电路在宽范围通讯电源模块中的应用”
采用的是交错反激,4:1输入范围,也是200W的功率,不过论文中的数据真实性要探讨探讨。
9~36V输入,拓扑采用反激,最大的问题可能是:
1、原边的LP大小了,漏感太大了;
2、磁芯可能会比想象中的要大很多;
3、依然是同步整流的问题。
4、特定的产品尺寸、输入输出条件下,其实没有合适的磁芯(需要开模)。
加入有源钳位,情况可能会好一点,能够改善多少,我不是很清楚。
但有一点我可以肯定,如果尺寸放的下,交错并联也应该着重考虑。
反激交错的意义,并非一定是减小电流应力,其实对优化磁芯元器件设计有非常大的好处。
我发现不管是分立磁芯,还是平面磁芯,最开始都是以满足最优变压器(如正激、半桥、全桥)而开发出来的。
而电感类变换器(如反激),在使用这类磁芯时,很难达到最优设计。
因为正激类变换器,也就是变压器,对LP、气隙没有太大要求,只要满足NP、匝数比就可以了。
而电感类的变换器,如反激,不仅对NP、匝数比有要求,还对LP、气隙有严格要求。
另外,采用反激平面变压器,目前绝大部分磁芯的中心柱真的需要那么长?磁芯的窗口宽度是否太短?如果从最小漏感设计的角度来分析。 |
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| | | | | | | | | | | | | | | | | | | | | | | | | 其实有一个问题我一直不是很清楚。
发明专利的保护期不是20年吗?如果是真的话,DCDC里面的很多实用的专利是不是快到期了。
例如,原来香港什么大学电流型同步整流,1997年的。
艾默生2002年收购华为的一个公司时,不是说还包括当时的48项核心专利,这么算下来是不是也快了。
你们公司既然是干这个的,应该对专利很了解啊,有哪些实用的专利快过期了,赶快给透露透露啊! |
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| | | | | | | | | | | | | | | | | | | | | | | | | 而可靠性高的方法(初级控制,经变压器或者高速隔离芯片传到次级)
草兄所言有理,从初级引信号在次极是可以,但真正实现起来,要不影响原有的一次驱动,必然需要将其单独取一路放大,再用变压器耦合到二次,再取反,再放大。零件一下增加不少。对1:1变压器的要求也严格。 |
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| | | | | | | | | | | | | | | | | | | | | | | | | 能否上传下第三绕组自驱动,TI的应用笔记。
我在TI官网上没有找到 |
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| | | | | | | | | | | | | | | | | | | 9-36V输入,50W输出,50*25*11的尺寸,好像艾默生2014年开发出来了。
9V输入,200KHZ以上的开关频率,采用反激。
你遇到的问题,可能会比想象中的要复杂。
你留个联系方式,给份我近期的研究资料你。
只是理论分析,计算也非常保守。
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| | | | | | | | | | | | | | | | | | | | | | | | | 4:1的输入范围,靠CS做过流保护,应该不行。
可以单独弄个绕组,采绕组两端的电压试试,或者直接采VCC的电压试试。
不管是那种,肯定都不太精确。原来做过实验,采绕组两端的电压,我记得好像可以做到1.5倍的输出电流。 |
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| | | | | | | | | | | | | | | | | | | | | | | | | 5、宽电压CCM有源反激同步整流配合注意事项
反激CCM同步整流一直没有太多的介绍,论文中的方法,大多是点到为止,把方向给指出来,但细节少,不过把所有的信息拼起来,就形成了一个理论上说得过去的方法。简化CCM同步难做的原因,无非是电流不为零,常规IC无法有效的识别何时关断二次MOS管,导致了工作异常。如果将信号从钳位管提取,隔离传递 到二次,再将信号改成适合N管驱动。这样就解决了同步驱动的问题,理论上只要将一次调好,在传递到二次的过程中,保证信号不失真,同步就能很好的解决。但真正实施起来,需要比较多的空间,为保证空间运用,所有的非功率电容与电阻零件要再缩小两个等级,对小公司的生产工艺是非常大的考验。实际中没有采用。 |
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| | | | | | | | | | | | | | | | | | | | | | | | | | | 需要较多的空间?隔离变压器还是什么?好像都有小尺寸的 |
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| | | | | | | | | | | | | | | | | | | | | | | 求,此图片电路 相关的论文(同步用隔离驱动变压器的); |
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| | | | | | | | | | | | | | | | | | | | | | | 1:1的线路做起来费劲,用IC做同步省事,现在选择多,IC也相对精准。
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| | | | | | | | | | | | | | | | | | | 因VDS通常帶有尖峰,通常在其尖峰電壓值為VIN+VOR合起來值的1.5倍左右,故其值一次側VDS至少為:9+4.5+6.67=20.25V,
vds电压怎么算的,
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| | | | | | | | | | | | | | | 能否详细点举个例子啊,我用这个芯片做正激,输入25V-50V,输出18V 6A,峰值10A,现在只能带0.4A,带到0.7A,驱动波形就一大一小,有声音了。
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| | | | | | | 正在用UCC2897A做500W的DC TO DC(60-104V 输入 48V 10.5A输出),带半载就烧MOS,请版主帮忙分析一下,谢谢!
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| | | | | 前辈,你好。请问你还在研究有源箝位和UCC2897A芯片吗,我有一些问题想向您请教。
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| | | | | | | 可以讨论的,现在在一家原厂做FAE,快六年没有用UCC2897A了,那颗芯片很稳定,如果做DC-DC模块,推介使用。可以讨论的18306205172加我微信。
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