| | | | | 由FB引脚电压决定。主要是降低轻载时开关频率,提高轻载效率。 |
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| | | | | 与FB信号畸变有关,没经验的工程师经常遇到的问题。 |
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| | | | | | | 可以调节吗?是否调节FB脚电压大小即可控制第几个谷底导通? |
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| | | | | | | | | | | | | | | 对于这种控制导通时间,检测去磁时间,调整频率的IC,轻载的时候是不是这种震荡次数会变多? |
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| | | | | | | | | | | | | | | | | 这种情况是要尽量避免的,无论何种情况,都应在第一个谷底导通。 |
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| | | | | | | | | | | | | | | | | | | 如果都在第一个谷底导通,那怎么调频呢?请问要尽量在第一个谷底导通大概是出于什么考虑? |
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| | | | | | | | | | | | | | | | | | | | | 都是在第一个谷底导通,是特指准谐振。
如果不是准谐振,就没有谷底导通的限制,意思是你不能规定它必须在谷底导通,无论在第几个谷底的规定都是不能恒流的。 |
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| | | | | | | | | | | | | | | | | | | | | | | 很多这种IC都会在满载的时候在第一个谷底,在半载和轻载的时候,会处于DCM,但也要在谷底导通,,
这和你的匝比,电感量和你的FB的反馈有关系,,要想把全负载范围内都在第一个谷底导通,,可能实现不了,, |
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在窄范围输入、小电流输出,特别是带PFC、输出电流小于3A的设计。
存在“全范围内”实现第一个谷底开通的情况,此时可以很容易的做到0.3A的电流以下。
如果想以尽可能小的输出功率(也就是尽可能小的输出电流)实现谷底开通,与输入电压的范围,输出电流的大小,占空比,开关频率(或者LP)这几个参数有关。
与反馈信号没有关系,也与控制芯片没有太大关系,这是可以计算出来的。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | 如果输入电压、输出电压、输出电流、占空比、LP一定。
谷底电压也就固定了(指第一个谷底电压)。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 谁说QR就一定非要在第一个谷低呢。RCC与临界PFC的才在第一个,QR也可以在第一个。也可以在第2-7个。
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| | | | | 在全负载范围内,能看到负载变化时,后面出现带几个谷的情况,个数不一样。 |
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| | | | | 如果楼主能给出用什么芯片,大家就知道什么问题了。
其实RCC肯定100%第一个底谷导通。大多IC都不会,并不是这些IC做不到,而是本身这样设计的。QR工作是变频的,但大多IC是限制最高频率的,如最高100K,那么当你设计参数超过100K时就会出现你面提出的波形了。QR模式下负载越轻频率越高,当高到限值时就不会再升高。 |
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| | | | | | | 好像不是负载越轻频率高的现象。为了减小功耗,轻载采用的是频率折返与跳频模式(绿色节能模式)。 |
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| | | | | | | QR模式下负载越轻频率越高,当高到限值时就不会再升高.看到这句话,想起来了,
最近用个仙童的控制芯片,普通反激,空载好象才20K,负载增加频率上升,增加到一定时,不再增加了.最终到达外围引脚设置的那个频率. |
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| | | | | 第几个谷底导通,与输出功率、Lp 、频率、有关系
有谷底震荡说明没有进入QR |
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| | | | | | | 图片中的Llk和Lm分别代表什么,漏感和寄生电感吗? |
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| | | | | | | 什么是QR?Quasi-Resonant,准谐振。
为何叫准谐振?因为谐振频率随负载会变。
QR反激与DCM反激反激有何不同?
QR反激就是具有谷底开通的DCM反激。QR反激与DCM反激相比仅是QR为谷底开通,而DCM反激开通位置是随机的,可能是谷底也可能是谷峰。
谷底开通有什么好处?
减小开通损耗。谷底时MOS管的DS电压最低,此时开通能最大限度地降低开通损耗,因此,谷底低一些对减小MOS管的开通损耗很有好处。
谷底电压的高低与什么有关?
谷底电压与反射电压有关,换句话说,谷底的大小基本就是反射电压的大小。
在第几个谷底开通由什么决定?
当然是由控制芯片决定的,这不是用户自己能设计出在第几个谷底开通的。有些控制芯片设计成不管负载大小始终在在第一个谷底开通,比如Infineon的ICE2QR系列的控制芯片,有些芯片设计成随负载变化开通谷底在第1 - 第4个谷底,比如On Semiconductor 的NCP1379,1380等。总体来说,一般开通的谷底大致在第1-第7个谷底。
不同的谷底开通有何不同考虑?
当然是考虑损耗了,始终在第一个谷底开通的好处是芯片设计容易,价格相对应该低一些,不利的是由于始终在第一个谷底开通则当负载变轻时开关频率将明显升高,带来的后果就是MOS管的损耗加大。其频率范围的变化可以达到从满载的40K - 轻载的200K,可见轻载时开关损耗较大。
而On Semi芯片的开关频率大约在50-70K之间变化,这对轻载时减小损耗很有利。
暂时想到这些,说得不对尽管劈砖,有问题也尽管提。 评分查看全部评分
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谢谢前辈,始终在第一个谷底导通却是在负载跳变的时候频率变化大,会造成效率问题,这句话对我帮助很大。
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前辈: "谷底电压的高低与什么有关?
谷底电压与反射电压有关,换句话说,谷底的大小基本就是反射电压的大小。"
谷底的大小应该是Vin-VOR吧
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| | | | | | | | | | | 本帖最后由 lahoward 于 2015-8-26 14:30 编辑
Vor vs. Vds 。 Vds = Vin -Vor
用图表示可能比较清楚。
Vor vs Vds
什么时候变成前辈了?
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| | | | | | | | | | | | | 谷底电压 = Vin- Vor 没错的。我前面想表达的意思是“谷”本身电压的大小,或谷有多深,如将其称为“谷顶-谷底”电压可能不易引起误解,不过有点啰嗦。
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| | | | | | | | | | | | | 高工您好,有个问题向您请教,箭头所指反射电压是如何推导得来的,小弟愚钝没想明白谐振这块内容,望您指点一下,谢谢
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| | | | | | | | | | | | | | | QR(准谐振)变换器就是谷底导通的反激DCM,和一般反激DCM没有什么太大的区别,唯一不同的就是谷底导通。箭头所指的反射电压就是DCM的反射电压。因此你可找些反激DCM的资料看看就明白了。
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| | | | | | | | | | | | | | | | | 还有个问题,向您请教,小弟最近刚刚接触准谐振的反激,用的芯片是NCP1207,芯片里面有个8uS的最小Toff时间,关于轻载状态不在第一个波谷导通的工况,我是这么想的:轻载,初级电流小,电感存储的能量少,于是谐振周期变短,若第一个谷底在8uS以内,不会开通,于是在过后的几个谷底导通,不知道我这么思考正确与否?您给看看
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| | | | | | | | | | | | | | | | | | | 仔细看过1207的PDF,我认为你说的没错。这款芯片是比较老的了,他的PDF是这样写的:“PWM Current-Mode Controller for Free Running Quasi-Resonant Operation”,这种Free Running 的QR模式属于第一代的。
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| | | | | | | | | | | | | | | | | | | | | 非常感谢高工您的及时解答,跟您学了挺多,五一劳动节祝您工作顺利,身体健康~
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| | | | | | | | | | | | | | | | | | | | | | | 谢谢,太客气了,也祝您五一劳动节祝工作顺利,身体健康。
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| | | | | | | | | | | | | | | | | | | | | | | | | 高工,又要请教您,关于芯片1脚辅助绕组计算方式是咋样的?由于1脚有7.2V过压保护,所以原理框图中A点电位(小弟在图中标出来了)最大是7.2V,小弟的计算思路是:辅助绕组出来的电压经过电阻Rdem和Rint分压(第二个图),满足此分压值小于7.2V就可以。比如我按照辅助绕组电压12V设计,Rdem=72K,Rint=28K(手册典型值),分压值等于3.36V<7.2V。不知道这种计算思路正确与否,您给看看。。。 |
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | 是这样的,在上面第二个图中,看到Resd+Rint=28K,我看数据手册Rint典型值是28K,Resd不清楚是多少,理论上咋感觉等于零,(这块不清楚这电阻有啥用)所以就没考虑这电阻。等回头听您的建议,用示波器看这块的电压波形再分析分析。 |
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 这个Resd确实不知道是多少,看来只能先忽略,在实际调试中确定辅助绕组的的具体圈数。
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| | | | | | | | | 前辈,你好!QR是在波谷开通,可是如何保证能在波谷开通呢?比如NCP1380,我想知道他是怎么检测波谷的?
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| | | | | | | | | | | | | | | 想了半天没有明白为何辅助绕组电压为0时还不是谷底?检测谷底本来就是通过检测辅助绕组的电压来实现的,为何说电压为0时还不是谷底?
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| | | | | | | | | | | | | | | | | 谷底应该是LP与MOS结电容振荡的最低点,0电压点并不是波谷,波谷的电压应该是-V/n,V是主绕组的电压,n是主绕组和辅助绕组的匝比。
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| | | | | | | | | | | | | | | | | | | 我说的波谷是指辅助绕组的波谷,辅助绕组与MOS的波形相同。
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| | | | | | | | | | | | | | | | | | | | | 波谷当然是指辅助绕组的波谷,至于哪里是零点你再想想吧。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | 就是说:NCP1380开始波谷检测时,当1脚电压低于55mV时,IC内部自动延迟一个时间,通过条件1脚的分压电阻去控制IC切波谷,而且只能保证开关管在波谷附近导通,并不能100%保证都在波谷开通。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | 哪里有看到 “当1脚电压低于55mV时,IC内部自动延迟一个时间”?,另外为何强调 “只能保证开关管在波谷附近导通,并不能100%保证都在波谷开通‘? 100% 是什么意思? 是觉得55MV电压还不够低吗?
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 1脚检测到电压低于55mV,只能说明MOS的电压在减小,而且没有到波谷 |
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 关于1 脚电压低于55mV后是不是到谷底,检索所有NCP1380的资料均称低于55mV表示检测到谷底,没有一份资料提及需要延时。另需说明的是,1 脚上不会有负电压的,这个是有箝位电路限制的,每种芯片的箝位方式可能有所不同,但NCP1380没有提到如何箝位。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 我就是一直没有弄懂NCP1380是如何通过检测1脚电压来判断波谷的?能否说明一下?
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 你的理解是对的,低于某个电压阀值(比如55mV)判断为过零,而不是谷底,还需要检测谷底,不是1380怎么样,所有芯片都是这样的。
如何检测谷底?抄书是抄不到的,一般的办法是:
过零后立即使能一个类似比较器的电路,比较信号电平是下降呢还是停止下降(下降速率低于某个阀值),该比较器翻转即为谷底。
显然,因为运放并不是瞬态响应,使能过程、翻转过程都需要时间,这就造成过零后到谷底的时间如果太短,电路反应不及,就错过了(检测不到)这个谷底,这种情况是完全可能发生的。
而谷底是导通时机,即使某次没检测到谷底,也必须导通,PWM才不会丢失,这就存在一个延时导通机制:要吗延时到下一个谷底,要吗延时一个dT(比如过零后比如400nS还没有检测到谷底,忽略谷底检测,强制导通),让PWM延续下去。
这就引申出一个问题,如果某个工况一会检测到了谷底,一会检测不到而触发延时导通机制,输出就不稳。这又会引申出一系列其他问题。。。
本帖最后由 nc965 于 2016-8-2 18:07 编辑
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 谢谢,这下理解了。
之前只是一直在纠结:通过1脚的电压(55mV)就能检测谷底...想来想去55mV只能是开关管的电压接近Vin,而不是LC振荡的谷底。
按照您所说的通过检测下降速度,那完全就能说通了。
本帖最后由 chujian58 于 2016-8-4 11:44 编辑
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 科学的东西是不能靠臆想的。用想象出来的理论误导别人可不好。
低于55mV是否到谷底?答案是肯定的。最近在做 2-stage的电源,用的是FAN6921,第一级PFC,第二级QR,局部电路图如下,注意Aux绕组和谷底检测引脚DET。
两个位置的波形如下:
上面一个波形是谷底检测波形,下面一个是Aux绕组的波形,很明显,当谷底检测波形接近0时正好是谷底。
前面的帖子里我已说过,谷底检测波形不会过零,芯片里有钳位电路。何来过零后的什么比较器啦、触发器啦?还有很多奇谈怪论,呵呵,自己编的的吧?没有一句话是对的。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 有人说1380芯片没什么特别,我想说翻翻规格书啊,1380的谷底检测电路是有专利的。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 越描越黑了。切记不懂不要装懂,知错要改,采用这种欲盖弥彰的小儿手法看来是没得救了,有道是知耻而后勇,知不足而奋进,李版好自为之吧。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 你不想讨论技术问题就到此为止吧,我也不想讨论与技术无关的问题。
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在下不才,斗胆问一下你们讨论的焦点是啥。低于55mV视为谷底, 这句话个人认为没有错啊。为什么你们不继续讨论了,继续讨论才能搞清楚这里面的奥秘。
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| | | | | | | | | | | | | | | | | YTDFWANGWEI- 积分:109774
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- 主题:142
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- 帖子:45909
积分:109774 版主 | | | | | | | | | | | | | | | | | | 李工,我就想问下,过零号检测,那么到底怎么检测是否是谷底呢?
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| | | | | | | | | | | | | | | | | | | YTDFWANGWEI- 积分:109774
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- 主题:142
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- 帖子:45909
积分:109774 版主 | | | | | | | | | | | | | | | | | | | | 那要是按照那样计算,就不会跳到第二个谷底啊,因为过零后延时1/4周期,是一个谷底,怎么也跳不到第二个谷底吧?
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 彼贴2楼案例6可以说明其中一种情况,但还有更多的情况
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| | | | | 针对PSR IC的QR Mode, 这个谷底的个数跟IC内部预设的最高工作频率以及最小工作频率有点关系的, |
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| | | | | | | 关于啥叫零、啥叫过零,啥叫谷底;版主说的是对的。
lahoward LV10 总工程师 说:“想了半天没有明白为何辅助绕组电压为0时还不是谷底?检测谷底本来就是通过检测辅助绕组的电压来实现的,为何说电压为0时还不是谷底?”
lahoward 认为电压低于55mV,就是过零,也就是谷底;这是错误的。lahoward 好像不清楚辅助绕组上是有负电压的,且辅助绕组的谷底是个负电压。
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| | | | | | | | | | | | | 绕组上的电压为负没有错的,我没明白为何觉得我不知道,这波形是我自己测得的,还不至于不会看波形吧,可能我的表达有问题。我讲的是芯片引脚上的电压,71楼兄弟说:“lahoward 认为电压低于55mV,就是过零,也就是谷底;这是错误的”,可能是他没有仔细看帖子,或者我没有说得够清楚,55mV指的是芯片脚上的电压,芯片内部有钳位电路,我把图再贴一次,并加上更多的说明。
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| | | | | | | | | | | | | | | 不同意图片上所说的低于55mV即为谷底,过零后还要经过半个准谐振周期才是MOS管DS电压的谷底。下图是仙童IC给出的辅助绕组波形和引脚电压波形可以参考下。
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| | | | | | | | | | | | | | | | | 您好,可否把资料传一下,学习交流,现在的想法与您的看法类似
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| | | | | | | | | | | | | | | 同意你的分析,他们忽略了你说的,IC内部的嵌位,实际上到了IC谷底检测脚已经是没有负电压了。不知道他们还在争论什么。 |
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| | | | | | | | | | | | | | | | | 我也不明白他们争论什么,实际上如果芯片内部如有负压芯片要烧的。
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| | | | | | | | | | | | | | | | | ic内部钳位没有问题,也必须有钳位,关键是IC怎么知道辅助绕组已经到谷底了,要知道辅助绕组到零的时候,谷底检测脚就已经开始钳位了,但是此时并不是谷底,之后还有经过1/4周期才能到谷底,这段时间谷底检测脚一直被钳位在某个值,比如55mv,但是IC如何知道这段时间里面什么时候才是谷底,这个才是讨论的地方。插一张在第二次谷底开通波形,VS为过零检测引脚波形这个就比较直观了。一般芯片都是预测谷底,过零脚不能直接检测到谷底。
第二个谷底开通
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这个帖子,lahoward有板有眼的分析很让人佩服,我必须要赞一个!其实问题集中在了AUX绕组上面的负压问题,可那个负压的地和芯片的参考地是在一起的,所有芯片就不存在负压了,而是检测了整个AUX绕组的正负电压。这样就保证了谷底检测(55mV对应Vp主绕组的折射电压能有多少呢??)。
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