| | | | | 版主总结的很好啊,补充下,kV以内爬电控制在300V/mm以内就可以了,胆子大搞到500也不是没有,但是得注意防尘防雾了,kV以上就要注意不能出现尖端了,10kV往上走就要注意电场设计了,有的省事泡油、灌封,有的用均压环。材质没有仔细研究过,金属膜、绕线、有机实芯、厚膜都用过,只有一点强调下,最好无感啊!最后请教下版主,阻抗匹配影响很大吗,没太注意过这个,以前用采样上拉4G欧,下拉100k也没出现过啥问题,就一直觉得那几个影响环路的电容更重要。
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| | | | | 不错,百宝箱加新料,以后又可以翻出来给新手解答,省事。
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| | | | | | | 其实,整个电源里,拓朴本身并不是难点,至少做出功能不难。
整个电源产品难点,反而是一些:采样,驱动,保护,抗干扰,可靠性等。
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| | | | | 仅从精度来考虑
碳膜一定比金属膜差.任何时候都是.
不过现在的贴片电阻多是复合材质而不是简单的碳.
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| | | | | | | | | | | 精度至少包括两方面概念,一是测量参数的一致性,包括制造方法和测量方法引起的误差;二是运行参数的稳定性,比如有些元件的参数会随着运行工况中电流、电压、频率、温度甚至时间的变化而变化。
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| | | | | 版主,您好。我是做电源没几个月的小白助理一个,看了您的帖子,一些基本问题不太清楚,想向您请教。
6.阻抗匹配
一般采样端子都是高阻抗端子,容易受到干扰,因此采样的下拉电阻值决定了其输入阻抗,一般希望越低越好,但这会增加上拉电阻的功率应力,自己综合权衡了。多大合适?考验的就是陆工所说的地线问题,我一般最大控制在22KΩ以内。还有人用并电容(甚至RC)来降低阻抗、消除噪音,在采样电压变化不大(不需要对细节采样)时也是可行的。
对于ADC采样,芯片手册上对这个电阻的最大值是有规范的(比如10KΩ),必须满足,不能任性,否则你的AD采样可能是神仙读数。
此外,上拉电阻也不能阻值太大,否则容易受到(板上或湿气)绝缘电阻的影响而导致采样失准。建议单个电阻的阻值,高精度采样不要超过1MΩ,一般采样不要超过2.2MΩ,即使绝缘非常良好也要尽量控制在5MΩ以内(此时500MΩ的绝缘电阻即可引起1%的采样误差)。
1.请问什么是阻抗匹配,是IC的引脚的阻抗吗?一般怎样去考虑?
2.在电路上并联一个一个电容不是一般起到滤除高频的作用吗?为什么直流下并联电容还能起到降低阻抗的作用呢?如果可以降低阻抗,那又该怎么计算呢?
3.板上的绝缘阻抗和湿气怎么会对采样电阻产生影响呢? |
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| | | | | | | 比方说22K:1M 合适,你220K:10M就不合适 了。 |
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| | | | | | | | | 这是说的是阻值要选小一点么?我看它们的比例的大小是一样的啊
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| | | | | | | 这是在另外一个贴的回帖内容,供你参考:
10K是典型应用,10K的阻排出货量也是最大的,有事没事都放个10K(IC的高阻抗端子、MCU的I/O端子、ESD端子、MOS的G),觉得不合适,再在10K的基础上调整,有条件尽量往小调,往大调要小心,100K太大,多半不合适,当然也有完全不放电阻的,这要看功力,如果没有那点功力也不放,那就只能看运气,也有运气好的,没出问题。
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| | | | | 支持,很有道理,没有版主用差分采样的么?差分采样用来采集交流的,我感觉你们的采样电阻的阻值都取得好大啊!4.7M,我见到的都是1M和2M,是不是这种和差分采样不一样啊?
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| | | | | | | 那是对2400V采样,4只4.7M的,折算到300V,就是2.35M,你觉得很大吗?
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| | | | | 版主,有没有上拉电阻并的RC网络的计算方法?或是调试方法?
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| | | | | | | | | | | 上拉电阻没这么大本事,抑制干扰或者抑制过冲不靠它。
一般只需在布线上按高阻抗端子布线(分布范围最小化)原则处理就行了。
偶尔有III型补偿网络与上拉电阻有关,那是整个环路补偿的一部分,要综合调试。
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| | | | | 用分压电阻的方案,必要的话分压后加一个电压跟随器。
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| | | | | LZ,你那个2400V电压采样环节电路没看懂,能解释下吗?好像帖子有点久远
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| | | | | 总结的不错,有总结就有成长!不过上述都是小信号处理,如果是强电流和高电压处理,那可以写一篇5000字的论文。
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| | | | | 前辈 你的分压电路下面这部分电路作用是什么呀?
是用来吸收噪声的吗?TL431的作用是什么啊
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