 |  | | | | 对比你第一和第二张图，感觉米勒平台时间一样啊。我觉得你前面的理解是对的，之前我也想过这个问题，我觉得所谓的米勒平台其实就是MOS管处于放大区，那么VGS几乎是不变的，VDS不断下降，最终进入饱和。既然VGS不变，VDS变小，那么驱动的电流只能通过米勒电容，其他条件不变那么米勒平台时间应该是一样的！要改变dV/dt我觉得有三种方法：1、改变Rg。
2、改变Ciss，增大Ciss就找Ciss更大的管子或者GD间并小电容,减少就找Ciss更小的管子。
3、对于反激，可以改变MOS管上面的初级绕组的阻抗，对于正激应该没效果！
这是我的愚见，很可能有不对的地方，还请指教！
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| | | | | | | 第一张图和第二张图格子不一样大，是不一样的
你说并Cgd的方法我今天试一下
不过我有个担心，因为我用MOSFET是半桥的结构，Cgd变大以后米勒效应应该会加剧，上管导通时下管栅极的尖峰可能会更厉害
谢谢你的回复
还有一事不明
就是我认为增加Cgs对米勒平台应该是没有影响的，因为米勒平台完全是在给Cgd充电，但是实际增加Cgs也可以影响，这是为什么呢
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| |  | | | | | | | 我也认为增加Cgs对米勒平台没影响，前面我说了我的想法了，后面是想说换管子改变Crss，结果打成了Ciss，寄生电容都是按照厂家给出一定条件测试的，一般测试频率都是1MHZ，后面你测试三个极之间都是1000多P，估计跟你电桥的误差和有没有校准也有关系。而你GD间并了一个几p的电容，估计你会加一小段导线来连接，估计管子工作的时候，这跟导线的感抗起了主要的作用了，小电容的作用就没法体现了！这是我的愚见，希望对你有所帮助！
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| | | | | | | | | | | 我还有一个疑问
就是按照很多描述米勒平台的波形图上讲的，以及前一阵有个西安龙腾的工程师发了个贴子有个实测的波形
VDS都是从米勒平台开始的位置开始下降的，对得齐齐的
我实测VDS却是从大概阈值电压的位置就开始下降
很奇怪
应用文章和那个工程师以及DATASHEET里的波形图一般都是按BOOST测出来的
我测试线路是漏极直接接上接电阻负载
我觉得这两种不同的线路下测试只有电流波形不同，VDS的波形应该是一样的
所以比较疑惑
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| | | | |  | | | | | | | | 示波器的探头以及通道存在一定的相位差，差个十几二十个纳秒也足以让你的结果不一样了，你可以这样验证，通道1接GS，通道2接DS，把波形测试出来，然后把通道调换，通道1接DS， 通道2接GS；你看看相对位置是否不一样，如果相差很小的话那就是其他原因了，至于其他原因那就不清楚了，如果你想到不妨告诉我！
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| | | | | | | | | | | | | 今天测了一下，用两个同一个型号的探头，同样的衰减，同样经过校正，测试同一个VDS波形，两个通道测出来的波形时间相差16ns,所以测试时间那么短的波形还要增加一个相位校准！抵消相互的时间差！ |
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| | | | | | | | | | | | | | | 我用您介绍的方法交换通道试了一下
感觉波形没有什么区别
我认为通道误差可以忽略
然后对比了一下改变 CGS和改变RG对米勒平台以及VDS下降时间的影响
如图
大概结论是这样的：改变RG，当然会改变米勒平台的宽度；同时改变CGS，因为相当于影响了充电电流，也一样会影响米勒平台的宽度
同时
发现VDS并不是从米勒平台处才开始下降的，大概从VGSTH位置就开始下降
基本上改变CGS和改变RG对VDS下降率的影响差不太多
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| | | | | | | | | | | | | | | | | 看了几篇文章基本都是说VDS在米勒平台开始下降，应该是不会有错的，至于实测的值有所偏差是什么导致的那就不太清楚，能力有限，有时候所见不一定就是所得，谢谢！ |
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| | | | | | | | | | | | | | | | | | | 今天突然想到，因为之前所有实验都是基于SiC-MOSFET，会不会是材料和工艺不一样导致的呢
于是对比了一下
普通的体SI材料的MOSFET确实VDS下降和米勒平台开始几乎是对齐的，然后试了一下并联不同的CGS
米勒平台和VDS下降率确实几乎不受CGS影响
至于为什么SIC和体SI工艺的MOSFET有这个差别，就不知道了
感谢您热心指点和讨论，受益匪浅
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| | | | | | | 用的MOS是CREE的碳化硅
我给Cgd并了一个7.5pF，结果平台完全没有反应
用电桥测了一下三个极之间的电容基本都是1000多pF
我不知道哪里没弄对
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| | | | | 这主要是看驱动能力及MOS本身的CISS大小，驱动能力强，CISS小，平台就小，DV/DT会大，EMI会差。
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| | | | | 除非在拓扑层面有新的理解，建议不要试图通过调整Cgs或者Cds来改善什么。
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| | | | | 你的第一张图和第二张图显示的弥勒平台时间基本一样呀,都是25ns左右,你为什么说不一样?Cgs不会影响弥勒平台时间的,RG是影响的.
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| | | | | | | 是的你说的对，我的理解来是有些差错
平台时间是一样的，但是VDS下降时间不一致，因为VDS是从Vgsth就开始下降的，增加Cgs使Vgsth到平台电压那一段时间变长了，所以VDS下降时间也变长了。
我之前把平台时间和VDS下降时间完全对应起来了，其实VDS下降时间不光受平台时间影响
我明白了 感谢你
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| | | | | | | | | | | 你那个应用应该是通过增加Cgs，使得C极有电压跑进来的时候，Cgs分到的电压不足以让管子误开通吧，不知道跟楼主上面说所的米勒平台有什么关系，还请李工解析一下！
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| | | | | | | | | | | | | 就是你理解的意思。至于楼主的意思，想用调整Cgs电容的方式来调整dv/dt？在一般应用上是不靠谱的，除非像这样特殊的应用。这个意思。
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| | | | | | | | | | | 感谢您分享，不过您讲的增加Cgs应该是为了缓解米勒效应在半桥结构中下管的栅极尖峰吧。
我面对的问题主要是希望一方面减小漏极的dv/dt，同时不希望开关损耗增加得太厉害，想找一个比较合适的折衷方法
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| | | | | | | | | | | | | 感觉你的思路有问题：
减少开关损耗，想办法软一点是对的，但这个软是拓扑要软，驱动跟着拓扑软，而不是只要驱动软就能奏效的。
意思是，拓扑不软，只是驱动软，减少驱动的dv/dt，无论米勒作何反应，都只会增加开关损耗。
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| | | | | 这个过程可能还需要再细分下，个人见解，仅供参考。
1. MOS关断时，Vgs低电平，Vds高电平。此时Cgd电容及Cds电容都充满了电，Cgd电容是d极+，g极-；Cds电容也是d极+，s极-。Cgs电容没有电。
2. 驱动芯片给Cgs充电，Vgs电压慢慢升高，直至Vgs=Vth。
3. 当Vgs达到Vth时，MOS管开始导通，Cdg及Cds电容也开始放电。对于Cdg来说，由于d极放电，电压降低，根据电容特性，此时g极的电压也会降低。如果Ig电流小，就会看到Vgs电压会下跌；或者当Cgd电容很大时，也可以看到。所以此时Ig的电流为了维持Vgs电压不变，其实是需要给Cgd充电，也要给Cgs充电吧。
4. 当Cdg电容放电完之后，Ig继续给Cgd充电，现在是g极+，d极-；并且继续给Cgs充电。Vgs电压开始上升直至达到驱动电压，然后维持不变。
应该来说，改变Rg会较为明显的看到米勒平台时间的改变，因为驱动电流电流小了。改变Cgs应该也会有些影响吧，毕竟Cgs和Cgd都是连接到g极。
对于SiC器件和Si器件，你可以对比下Cgd，SiC器件的Cgd应该会比较小吧。
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| | | | | 弥勒平台需要实测，知道弥勒平台在哪，其时间是可以计算的，这也就是为什么改变RG可以改变弥勒平台时间了
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