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| | | | | | | 原理图比较大,该驱动使用集成芯片LM5117驱动,
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| | | | | 这个电压和电流下的米勒效应这么严重多半是布线的问题解决办法有几种:
1.并联CGS,或者增加RG,不过会增加损耗
2.下管有源篏位或使用具有这个功能的驱动集成电路
3.使用负压关断
4.以上几点都先建立在优化布线的基础上,按理说如果布线合理你这个功率不会有这么明显的米勒效应
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| | | | | | | 能解释一下增加CGS的优点吗?增加CGS与增加RGS的区别?有的人说可以抗干扰,但是觉得这样说没有道理。 |
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| | | | | | | | | 增加CGS相当于加大了CGS和CGD的比值,对抑制米勒效应有帮助增加RG相当于增加了米勒平台的宽度,使漏极DV/DT降低,同样是抑制米勒效应
说成是抗干扰也不算没有道理,不过说得比较模糊
RGS的作用是防止栅极高阻态或悬空时电荷积累使MOSFET不受控
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| | | | | | | 1、对于PCB布线,与几位前辈有过这方面的探讨,也经过两板的优化,但是效果不理想,
敢问兄台有什么好的布线建议、或关键点,还请指点一二!
也因此,前些天,主要是为了改善效率,我在并联MOS管以及改善开关动态功耗方面折中探索,
2、理论上并联CGS,或者增加RG可以缓解米勒效应在下管的栅极尖峰(我更倾向于Cgd),
但是我之前试过增加Rg,但是没有什么明显效果,至于并联Cgs,我明天可以试下,有结果再来探讨,
3、至于负压关断,现实可行性几乎没有;基于成本压力以及控制复杂性,不可取
(当前功耗是满足客户指标,只是低温-40°C下会有5%左右的功耗超指标现象)
我自己想进行优化
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| | | | | | | | | 增加死区时间试试,因为上下管会产生耦合而影响驱动信号,该问题之前遇到过,增加死区时间可以试试。
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| | | | | | | | | | | 该驱动信号由集成芯片输出,死区时间好像是芯片内部固化的;要是从外围硬件电路入手,只能考虑延缓MOS管的开启,
仁兄之前遇到过,敢问是怎么解决的,还有没有印象?
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| | | | | | | | | | | | | 我们使用处理器产生PWM波,来传动给隔离式驱动芯片,进而用驱动芯片来控制MOS管导通,所以死区时间可以调节。
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| | | | | | | 今天进行了并联CGS,加RG等相关测试,实测效果不理想;
同时搭建了仿真模型,仿真发现与实际接近,图片如附件,
在仿真中发现,只要在上、下MOS之间添加一个电感(下管的漏集引脚上串接),效果十分显著,波形明显变好,扰动被干掉;
但是不明白其中的缘由,以及此方案的现实可行性——没有!
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