32写异步D触发器的verilog module.(扬智电子笔试)
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
33用D触发器实现2倍分频的Verilog描述?
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
34LATCH和DFF的概念和区别
概念:
电平敏感的存储器件称为锁存器;分高电平锁存器和低电平锁存器,用于不同时钟间的同步。
有交叉耦合的门构成的双稳态存储器件称为触发器,分为上升沿触发和下降沿触发,可认为是两个不同电平敏感的锁存器串联而成,前一个锁存器决定了触发器的建立时间,后一个锁存器决定了触发器的保持时间。
区别:
1、latch由电平触发,非同步控制。在使能信号有效时latch相当于通路,在使能信号无效时latch保持输出状态。DFF由时钟沿触发,同步控制。
2、latch容易产生毛刺(glitch),DFF则不易产生毛刺。
3、如果使用门电路来搭建latch和DFF,则latch消耗的门资源比DFF要少,这是latch比DFF优越的地方。所以,在ASIC中使用 latch的集成度比DFF高,但在FPGA中正好相反,因为FPGA中没有标准的latch单元,但有DFF单元,一个LATCH需要多个LE才能实现。
4、latch将静态时序分析变得极为复杂。
一般的设计规则是:在绝大多数设计中避免产生latch。它会让您设计的时序完蛋,并且它的隐蔽性很强,非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以,只要能用D触发器的地方,就不用latch。
有些地方没有时钟,也只能用latch了。比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间,就是数据在时钟的下降沿之前需要的时间,但是如果是一个DFF,那么setup时间就是在时钟的上升沿需要的时间。这就说明如果数据晚于控制信号的情况下,只能用 latch,这种情况就是,前面所提到的latch timing borrow。基本上相当于借了一个高电平时间。也就是说,latch借的时间也是有限的。
35请画出用D触发器实现2倍分频的逻辑电路?
D触发器的输出端加非门接到D端,实现二分频
36latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的.
Latch(锁存器)是电平触发,Register(寄存器)是边沿触发,register在同一时钟边沿触发下动作,符合同步电路的设计思想,而latch则属于异步电路设计,往往会导致时序分析困难,不适当的应用latch则会大量浪费芯片资源。
37什么是锁相环(PLL)?锁相环的工作原理是什么?
锁相环是一种反馈电路,其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振(VCXO)的相位来实现同步的,在比较的过程中,锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位,直到两个信号的相位同步。在数据采集系统中,锁相环是一种非常有用的同步技术,因为通过锁相环,可以使得不同的数据采集板卡共享同一个采样时钟。因此,所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的,从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的,所以都能严格地在同一时刻进行数据采集。
名词解释
1. FPGA Field-Programmable Gate Array 现场可编程门阵列
2 . VHDL-- Very-High-Speed Integrated Circuit Hardware Description Language) 甚高速集成电路硬件描述语言
3 HDL Hardware Description Language硬件描述语言
4 EDA Electronic Design Automation 电子设计自动化
5 .CPLD Complex Programmable Logic Device复杂可编程逻辑器件
6 .PLD Programmable Logic Device 可编程逻辑器件
7 .GAL, generic array logic通用阵列逻辑
8. LAB Logic Array Block逻辑阵列块
9. CLB Configurable Logic Block 可配置逻辑模块
10. EAB Embedded Array Block 嵌入式阵列块
11 .SOPC System-on-a-Programmable-Chip 可编程片上系统
12 .LUT Look-Up Table 查找表
13. JTAG Joint Test Action Group 联合测试行为组织
14. IP Intellectual Property 知识产权
15 .ASIC Application Specific Integrated Circuits 专用集成电路
16 .ISP In System Programmable 在系统可编程
17 .ICR In Circuit Re-config 在电路可重构
18 .RTL Register Transfer Level 寄存器传输级
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