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| | | | | | | 你好,谢谢你的回答,看过你的QR失效分析的帖子,DEM相关连接再精细一点或许有改善,这个怎样调呢?请指导下谢谢我现在在DEM上拉电阻并个47P的电容,可以去掉倒钩,但不知道其他地方有影响没,或在MOS的DS间加个220P的电容就可以把这个倒钩去掉但效率会降低点
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| | | | | | | | | | | 谢谢你的回答,这个现象是不是只有靠板子布线解决了,在不加器件的前提下,如果不去管他,就这样做,没有在谷底导通除了影响效率其他还有什么隐患吗,
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| | | | | | | | | | | | | | | 你好谢谢你的回答,我的理解就只能在PCB板布板上修改才能解决此问题了,
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| | xkw1cn- 积分:131412
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积分:131412 版主 | | | |
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| | | | | 没了解过OB2203,但从用过的其它芯片看有些因数影响:
1、ZCD引脚上增加电容会导致开通延时。
2、芯片本身就有效大的延时,降低工作频率也可以改善谷底开通。
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| | | | | 这是正常现象。因为加了抖频技术就不能保证每一次是谷底导通。
加大渣比可以进一步改善谷底导通电压
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| | | | | | | 您好,为什么说加大匝比[增大最大占空比]可以改善谷底导通电压。可以使第一个谷底更深吗。
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| | | | | | | | | | | 谢谢,如果输入电压是全范围,反射电压大于最低输入电压,那在低压输入的时候有可能零电压导通高压输入时低谷底电压导通对吧。对于您上面的那个公式有推理过程吗。
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| | | | | 如图上的红色电容,请取消这个电容。就可以消除这个勾勾;
如果你板上没有这个电容,请减小这组分压电阻的阻值,上下按比例减小;
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| | | | | | | 你好谢谢你的回答,这个电容是没装的,还有分压电阻我也减小去测了没什么变化,
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| | | | | | | | | | | 你好!谢谢你的回答,QR模式不是要求在谷底导通,如果有这个沟不就是没完全在谷底吗
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| | | | | | | | | | | | | 你把VGS和这个波形拉开对比下就明白了。
MOS关断并不是突然关断的。在关断之前,至少有两个阶段:1*2 (忘了)
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| | | | | | | | | | | | | | | | | 你把红框中的区域再拉开,再加IDS电流波形,再计算下损耗,或许就清楚了。
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| | | | | | | | | | | | | | | | | | | 你好!谢谢你回答,我看了下你发我的那个贴子,我理解是,MOS管导通开启要有一个过程,谷底是开启了,但是没达到开启电压,MOS没有导通,到这个沟这里才达到开启电压,MOS导通时把, 还有你有没有实测过OB2203的波形,我看你是在检测脚的下拉电阻并个电容才出现这个沟的,我实验如果检测脚下拉并这个电容就就不在第一个谷底通了,并在上拉波形看上去完全在谷底,所以我想请教你我这个是不是还是本身电源没调试好造成波形有这个沟呢
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| | | | | | | | | | | | | | | | | | | | | 楼主好!我想你现在可能纠结这个是不是一个问题?是否影响电源正常工作?
通常芯片ZCD信号产生后芯片会有100-300nS延时才开始输出,而国产芯片大多延时较大,所以大多芯片都会出现这种情况,通常不会引起较大的效率损失,所以也算是一种正常的情况。
如前面你所说增加200PF电容后可以实现谷底导通,主要是因为这放慢了电压下降速度,使得芯片延时刚好一至,如我前面所说可以降低开关频率,也会起到同样的效果。
上面也有人提过同比例改变ZCD上的电阻阻值,因为改变ZCD上的阻时可以改变ZCD产生有效信号时间,所以也是能优化谷底导通问题。
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| | | | | | | | | | | | | | | | | | | | | | | 刚好这几天也在做6562+2203 ,也是这样的波形, 120W的, 40K左右谷底, 50K 80K 就带勾勾了。暂时没解决准备重新布板, 更大的一个问题就是,频率高了,手摸散热片电流掉好多。 |
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| | | | | | | | | | | | xkw1cn- 积分:131412
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积分:131412 版主 | | | | | | | | | | | | | 这种情况,多是二次整流二极管反向恢复特性相对较弱。大电流下反向恢复电荷增加;等效电容增加,折算到一次的电容较大。
这样;轻、重载的谐振电容不同,轻载电容较小;谐振加快,而延迟不变时就会谷点超前了。
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| | | | | | | | | | | | xkw1cn- 积分:131412
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积分:131412 版主 最新回复 | | | | | | | | | | | | | 所以;如果如果可能,最好用肖特基等反向恢复较好的管子做二次整流。
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