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| | | | | 54页中那断翻译,
从图40中可以看出,主MOSFET Q2不会在零电压下切换,如VGS和VDS之间的11ns重叠所示。增加延迟时间,在变压器一次侧串联增加一个外部电感器,以及在变压器二次侧串联增加一个可饱和电抗器,都不会影响导通电压接近ZVS。可以相信,正向同步MOSFET(Q3,Q4)在应该发生ZVS的一部分停滞时间中处于导通状态。在设置的延迟时间段内,谐振能量在变压器初级中循环。如果即使在ZVS周期的一小段时间内都为次级线圈供电,则由于谐振电容无意间耦合到了次级线圈,因此失去了用于释放谐振电容所需的存储的谐振感应能量。这似乎是在有源钳位正激转换器中使用自驱动SR的自然结果。可能的设计改进可能是使用控制驱动的解决方案而不是变压器驱动的方法来驱动两个同步整流器。
主管MOS是不可能调到ZVS的,对吧,,
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