| | YTDFWANGWEI- 积分:109861
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积分:109861 版主 | | | 1、MOS管D端覆铜那么多干嘛,当天线?
2、IC的7脚是不是接电源正了?
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| | | | | | | 你好, 1. D端 覆铜多主要是考虑到IC 散热 封装是DIP-8 内置MOS 做的是 24W 单电压
7脚与8脚是 接地的
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| | | | | 是否可以这样理解呢,是线路铜皮的外形边最小的包围面积??
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| | | YTDFWANGWEI- 积分:109861
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积分:109861 版主 | | | | 哦,我看错了,电容向右移动,MOS管向上移动,回路就会越来越小。
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| | | | | | | | | 如果电解电容 变压器, MOS 都不能动(机械尺寸限制死了)
1.那只能靠走线控制环路面积了对吧?
2. 那环路实际面积是指那条呢?
是线路电阻最小的那条(包含的面积)吗?还是线路的边缘? A还是B ?
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| | | | | | | | | | | 根据欧姆定律,电流更多的流向电阻更小的支路
大面积铺铜,电阻最小的就是路线最短的,两点之间直线最短
所以电流不会拐弯来实现你的最小回路,直线连接大面积铺铜的几个点,你会发现铺铜面积大的回路可能更大一些
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| | | | | 请仔细阅读芯片规格书,需要确认原理图中芯片的功率地在哪?(通过芯片看很有可能7脚才是功率地,所以你画的回路可能是错的),4脚接的电流采样电阻是多大的?如果是几Ω以内,则你画的功率回路对的,如果是几百Ω或者上K,则功率回路应该经过7脚才是。
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| | | | | 按理说芯片这样设计才是合理的,如果真按照4脚采样到地才是功率地,那么芯片设计很不合理。 |
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| | | | | | | 4脚是功率地吧? CS外接电阻0.2欧左右,你看看,谢谢
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| | | | | | | 嗯,这是很好的优化方式,就是可能版面不够 。。按这个版面大小这个芯片得放背面或者从右到左布局才比较好弄。
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| | | | | | | 谢谢李工,在百忙中抽空回复,这样的布局的确最忧化,学习了
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| | | | | | | | | | | 李工我用的IC封装是DIP-8封装如果按您这个图布,IC就应放在底层,那是不是换个封装SOP-8才比较合理呢?不然DIP-8在插件在底层总感觉怪怪的
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