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| | | | | | | 一、供电模块与时钟模块
该部分比较简单,可以参考之前的帖子,完成相关设计,在此不再赘述了,当然有疑问的话,可留言讨论。
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| | | | | | | | | 二.ZCD模块设计
关于ZCD,手册提供数据如下:
ZCD引脚是通过下降沿检测来触发开关管开启的,开始进行下一个开关周期,即在此处需要建立一个下降沿检测电路;
又根据ZCD模块的触发电压Vnegative-going edge为0.7V,Vpositive-going edge 为1.4V,可知需要一个比较器模块来完成电平检测和变换。
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| | | | | | | | | | | 2.1 下降沿检测模块
在U3(Buffer)中设置了20ns的延时,U2为异或门。逻辑分析图如下:
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| | | | | | | | | | | | | 根据上面的电路进行仿真,得到的波形图如下:
观察波形图,会惊讶的发现在Q信号的上升沿处,也会有个边沿检测信号出现,然后大叫一声,垃圾电路毁我青春。。。这时候请不要慌,先放大信号瞅一瞅。
仔细观察波形图的时间线,我们会发现,与上文的逻辑图相比,仿真图中:
1)XOR_OUT下降沿的出现相较于Q_Delay信号会存在2ps的延时;
2)ZCD_OUT下降沿的出现相较于XOR_OUT信号会存在2ps的延时;
这时候,有没有隐隐感觉到,这个"2ps",好像在哪里见过她,在那一个“街角”。
蓦然回首,逻辑门处。
分别打开与门和异或门的对话框,可以看默认的信号传输延时时间分别为2ps。
再对照波形图,就十分明朗了。
解决方式有两种:
1)直接法:将与门和异或门对话框中的“Propagation Delay” 参数栏的默认“2p”改为“2f”;
2)延时法:如下图所示,在Q_Delay信号处再添加一个“Buffer”,其“Propagation Delay”按默认设置。
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| | | | | | | | | | | | | | | 2.2 比较器模块
先贴图
查询数据手册可知V ZCDA = 1.4V,V ZCDT = 0.7V,则比较器设置参数如下:
1)比较器输入负端:VINN = (1.4 + 0.7) / 2 = 1.05V;
2)比较器输入正端:VINP 接检测信号;
3)比较器中的阈值电压设置为VHYST = 1.4 - 0.7 = 0.7V;
ZCD模块测试波形图如下:
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| | | | | | | | | | | | | | | | | 三 误差放大器电路
在数据手册中EA的相关参数如下:
对于运放X1的重要参数设置如下:
1) 在手册中,Gv = 80 dB ,则软件中开环增益:10k V/V;
2) 在手册中 Icomp(Source current) = 3.5mA ; Icomp(Sink current) = 4.5mA (ps:注意该电流的前提条件),
则软件中 Max.Output Source/Sink Current 都设置为5mA 。(Ps:该参数为自行评估而来)
3) 在手册中 Gain-bandwidth : 1MHz,则在软件中做同样设置;
4) 在手册中,Vcomp输出范围为2.25V~5.7V,故在运放输出脚添加了一个VCVS,起限幅作用,GAIN = 1;Min output = 2.25V;Max Output = 5.7V;
4) 其他参数默认设置。Vcomp
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| | | | | | | | | | | | | | | | | | | 四、乘法器输入信号(Vcomp)调制
乘法器实现的主要功能是: 将误差信号的输出点Vcomp与经整流分压后的交流电压信号Vmult相乘,
得到参考信号Vo = K*Vmult*Vcomp + Voffset,作为峰值电流比较的基准信号。Voffset是由乘法器内嵌的
THD优化电路产生的偏移量,可以通过增加开关管在输入电压处于零点附近的导通时间,减少总谐波值,
从而提高功率因数。Vo作为电流检测的比较信号,当电感峰值电流信号达到这个正弦基准门限值,
关断外部功率管。
4.1 K参数求取
由手册中系统可知:
Vcomp信号不是直接输入到乘法器的,需要先经过一定的信号调制,再参与到乘法器运算当中。
而在手册中只提供了关系式而k参数并未具体提供。
为了求得公式中K参数,选取图表中前半段线性部分曲线的参数来反求k参数。数据如下:
Vref | Vcomp | Vcs | Vmult | Vcomp-Vref | K*(Vcomp-Vref) | 2.50 | 2.50 | 0.00 | 3.0 | 0.00 | 0.00000 | 2.50 | 3.00 | 0.35 | 3.0 | 0.50 | 0.11667 | 2.50 | 3.50 | 0.90 | 2.6 | 1.00 | 0.34615 | 2.50 | 4.00 | 0.50 | 0.8 | 1.50 | 0.62500 | 2.50 | 4.50 | 0.82 | 1.0 | 2.00 | 0.82000 | 2.50 | 5.00 | 0.84 | 0.8 | 2.50 | 1.05000 | 2.50 | 5.75 | 0.73 | 0.6 | 3.25 | 1.20833 |
备注:趋势图上的数据由目测所得。
4.2 电路设计
1)“Vcomp-Vref” 的硬件电路:
E6位VCVS,GAIN设置为1;电压源V1,表示Vref;
2) “K*(Vcomp-Vref)”的硬件电路“:
在转换电路中,利用VPWL型电阻的特性,由电压值(Vcomp-Vref)去触发R1的电流(K*(Vcomp-Vref)),再通过GAIN=1的CCVS源转换为电压输出。
其中,R1的参数表如下,
Vcomp-Vref | K*(Vcomp-Vref) | 0.00 | 0.00001 | 0.50 | 0.11667 | 1.00 | 0.34615 | 1.50 | 0.62500 | 2.00 | 0.82000 | 2.50 | 1.05000 | 3.25 | 1.20833 |
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| | | | | | | | | | | | | | | | | | | | | 五 电流采样电路与THD优化电路
5.1 CS采样电路
该模块用于检测电感的充电过程是否已经完成了。CS引脚接在功率管下方的电阻R以流过
电感电流并将其转变为电压形式,送到比较器的同相输入端与乘法器输出作比较。数据表如下:
电路如下:
CS检测的LEB(前沿消隐)时间为200ns。功率管驱动信号,通过U2(Buffer)延时200ns后,
做触发开关S1,将CS信号引入。
在功率管开通瞬间,,由于电感以及二极管的反向电流影响,瞬间会有大电流通过MOS管,
这样会导致采样电流的等效电压值会很大,会使芯片产生错误动作,故引入一个LEB模块,来屏蔽
误动作。
5.2 THD优化电路
一般整流输出端会接有高频滤波电容,同时功率开关管漏极节点存在体电容,整流二极管还存在正向导通压降,
而这些因素都会导致桥式整流器的交流输入电压过零时,整流输出信号会产生交越失真。Vmult信号经过乘法器的输出
即电感峰值电流包络在一段时间内为零,这也决定了输入电流随之产生交越失真。
在L6562中,THD优化电路的基本思路是在乘法器的输出端叠加有个微小的正向偏移电压Voffset,
,并且该偏置量是随着Vmult的瞬时值的增大而减小。当交流输入电压达到最大时,这个偏移量将取得足够小,
可忽略不计。
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| | | | | | | | | | | | | | | | | | | | | | | 楼主,这个是我参考你的帖子和sudzsy的帖子,搭的L6562的模型,系统测试运行失败,GATE一直无法开启,不知道是啥原因,方便帮忙看看吗
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| | | | | 楼主加油,希望看到更多(lm5025 lm5026 )的芯片建模教程 |
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