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LTspice环路学习及自建反激仿真通用模型:QR及数字锁谷QR模型

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sunwan
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  • 2022-4-19 16:52:49
以前对开关电源环路一知半解,只知道照搬别人的环路参数及电路,自从进入21电源网后,学习了各位大佬的帖子,才对环路有了一些了解,在此感谢各位大佬的辛勤付出!!

下面的知识及PWM的AC模型基本来自 Switch-Mode Power Supplies - SPICE Simulations and Practical Designs,再次感谢大佬的分享,出于哪个帖子忘记了

仿真软件使用LTspice,LTspice虽然有这个那个的不足,但它免费,又小巧不占资源,对我们业余的爱好者而言确实不错

AC分析的LTspice模型出自Switch-Mode Power Supplies,自己创建了一些符号,包括431、光耦等,打包提供下载,大家可以解压把sym和sub目录里的文件拷到自己LTspice的工作目录里,一般是 C:\Users\用户名\Documents\LTspiceXVII\lib 下面,最好在sym和sub中另建新目录,拷后重启LTspice就可以了。
5月6日更新了理想变压器的符号XFMR.asy:

pwm_ac.zip (17.28 KB, 下载次数: 36)
sunwan
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  • 2022-4-19 19:17:10
 
忘了交代:仿真图中需要 .lib pwm_ac.sub
jiazifei0512
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  • 2022-4-20 14:39:54
 
楼主你好,有点不明白的地方,还请解惑
1) 图中第一部分,这个怎么理解,变压器右边可以看到是二极管整流不跟,反激原边的话应该是一个开关管和功率mos 串联的结构,你这边使用的一个理想框图,怎么实现PWM 开关?
2) 另外第二部分反馈信号通过光耦送过来后,怎么调节占空比?
Capture2.PNG
sunwan
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  • 2022-4-20 16:44:21
 
这个AC小信号分析的模型,不是瞬态分析模型,所以你问的都不是问题:
1.这部分只是个示意图,不代表内部的真实结构,具体看参看上面提到的那本书。
2、为了整个环路的AC分析,在光耦的输出端断开AC通道,只保留直流通道了,VC就是控制端,可以控制占空比。


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  • 2022-4-20 15:02:37
 
学习了
sunwan
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  • 2022-4-20 16:31:18
 
先上仿真模型,都是自己建的(模型4月22日有更新):
通用pwm_qr.zip (63.69 KB, 下载次数: 22)
Stephon
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LV8
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  • 2022-4-20 18:37:58
 
棒!
jiazifei0512
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LV8
副总工程师
  • 2022-4-21 18:19:49
 
楼主你好,感谢你的仿真模型,我down下来后,玩了一下,有个问题仍然不太明白,还请帮忙解答一下
对于OSC_PWMCM 模型,
图中内部模型A5 我理解成是电流与comp 的比较信号,得出该信号变高,说明原边电感电流达到峰值后需要关段驱动了,所以其clear A1,VQ 驱动信号变低。
1) 关于驱动何时开启, 我的想法是该驱动开始的时间应该是三角波的底部即可,(图中V4 产生三角波,类似于UC3842的CT 振荡波形), 所以我的理解是A5 控制驱动关段,A2  Vosc 控制驱动开通。请问一下,这个理解对不对?
另外,
2) 图中红色部分,关于U1的作用? 感觉A1关段的信号还受U1的控制,这个目的是什么?还请告知下,谢谢了

Capture4.PNG
Capture3.PNG
sunwan
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高级工程师
  • 2022-4-21 20:54:15
 
1.你的理解是对
2.MOS的关断信号除了受CS的峰值电压控制,还受最高占空比控制,A2可以产生最高占空比的输出,所以A2的反相端也产生最高占空比的关断信号,作为保底。U1的作用是生成短脉冲,如果没有U1,A2的2个输出可能产生竞争冲突,在需要开通时有可能CLR还是高电平,这样就丢失了开通周期,把A2反相端的高电平缩短,就避开冲突,稳定周期输出。
i-8
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LV3
助理工程师
  • 2022-5-18 14:09:50
  • 倒数7
 
请问pwm_qr模型与pwm_ac模型不通用吗?仿真一个文件显示打不开osc_pwmcm.sub
sunwan
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  • 2022-5-20 10:03:35
  • 倒数5
 
ac的是专门是环路AC分析的模型,和其它的瞬态模型是不同的。
sunwan
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高级工程师
  • 2022-4-21 10:09:28
 
PWM_QR_DIG:通用的电流峰值反激QR(数字锁谷)模型

启动的时候超调的比较厉害,应该是环路参数的问题:
12v_1a_qr_dig.JPG
这个又没有超调:
12v_1a_qr_dig2.JPG
稳定阶段的Vds波形:

12v_1a_qr_dig_vds1.JPG
12v_1a_qr_dig_vds稳定.JPG
12v_1a_qr_dig_vds稳定1.JPG
负载变化的过渡波形:
12v_1a_qr_dig_vds过渡.JPG
12v_1a_qr_dig_vds突变2.JPG
12v_1a_qr_dig_vds突变3.JPG
进入PFM波形:

12v_1a_qr_dig_vds突变1.JPG


数字锁谷QR相对于一般QR,在负载比较稳定的情况下,谷点不会跳来跳去。

多了一些参数:
VN:最大锁谷值,范围4-8,一般IC为6-7
FBf1st:FB跌落时,从第一谷点到第二谷点的电压值
FBfend:FB跌落时,从最后一个谷点到进入PFM模式的电压值,其它的谷点电压为了简化,都维持等比关系
FBrHys:相对应的谷点电压上升时的HYS电压值,比如FB下降到2.4V时,1->2谷点,HYS若为500mV,则FB上升到2.9V时,回到1谷点

模型的CNV引脚为输出指示,当前应当锁定的谷点数值,为1-8范围,但当受频率限制会超出范围时,会自动预判,提前或延后一个谷点开通MOS管,和指示值不符。

特意提醒下:LTspice内置的D触发器有BUG,只能当锁存器使用,尽量不要当计数器使用,无论异步还是同步,有反馈存在时,有可能输出翻转后又立刻恢复原来的状态,怎么调参数都没用,我在这里卡了好久,后来还是自己创建了维持阻塞的D触发器模型来解决的。



PWM的模型就先介绍到这里,建这些模型的初衷是很多IC都没有仿真模型,特别是国产的,内部电路是根据功能创建的,并不是实际电路,如果有原厂的仿真模型,尽量用原厂的,这个只是对外围电路(特别是环路)的仿真参考。

本人也是刚开始接触开关电源不久,有什么问题或错误的,欢迎指出或改正。

下面接下来将结合仿真,看看环路参数调整对电源的影响。


jiazifei0512
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  • 2022-4-22 12:12:16
 
你好,又来骚扰你了
准谐振没做过,能帮我看一下这个问题吗?
关于谷底开通的问题
https://bbs.21dianyuan.com/thread-337485-1-1.html?fromuid=132797
jiazifei0512
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LV8
副总工程师
  • 2022-4-22 17:51:53
 
楼主你好,请问一下
你的仿真模型是使用微分算法,得到Vds斜率 过零 通过这个 判定这个是VDS的谷底的吗?
我仿真了一下你的模型,发现每次driver 的开通都是在正正好的谷底,我猜就不是简易QR 或者CRM  模式了,还跟你确认一下,

QR 模式比CCM 模式难懂多了,我就直接问您啦   哈哈哈
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sunwan
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  • 2022-4-22 21:15:52
 
说来惭愧,我也不知道怎么测谷底,这个模型只是简单地测电流过零点,再人工的加一个延时后开通,原帖中有说明的。
jiazifei0512
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LV8
副总工程师
  • 2022-4-23 20:36:26
 
那这个应该就是NC965 版主讲的简易QR 模式吧,
另外问一下,我把你内部的模型看了一遍,PWMCM 模式还能看明白,QR 模式各个模块太多了,有点接不住。

其中有一个模块 OSC_PWM_QR 有几处不太明白
当中OSC 的导通脉冲是怎样产生的?
我把OSC 内部模块又打开了,自己设置了一个外部信号源充当QRT,最小频率设置20Khz,想完一把,  但是发现CLK0 在QRT 为高的时刻,振荡非常之厉害,应该不是自己预想的这样吧,请问是什么哪里出了问题?

我发现楼主的功能做的非常全面,所以各子模块 的功能逻辑非常复杂,    或者能否单独开一贴讲一下个个子模块如何完成各自的功能,以及在什么条件下才能完成这个跟功能 ,什么条件下就不需要关注这个子模块了。非常感谢,
Capture16.PNG
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sunwan
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  • 2022-4-23 21:52:01
 
感谢关注!感觉用LTspice的人很少,专业人士都是高大上的仿真软件,只有一小部分不想花钱又不想用盗版的用LTspice。
自己建通用PWM模型的本意是模拟IC,方便仿真控制环路,IC有设计公司设计了,我们用户最重要的还是环路及其它细节,明天开始要写写一些环路的心得。

OSC模块需要的同步脉冲必须是一个极短的脉冲,大概10ns吧。因为是内部模块,没有说明,如果要适应宽脉冲,必须修改OSC模块,把内部的A2(SR触发器)换成D触发器,相应的连接线路会复杂点:
osc.JPG osc1.JPG

这些模型还有很多不完善的地方,还需要不时更新。


sunwan
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  • 2022-4-22 16:29:30
 
给几个PWM仿真参数选取实例:


比如 OB2263:
ob2263.JPG
就是普通的电流型反激,没有QR,就选择OSC_PWMCM模型,参数确定:
Fs:根据OB2263外接的RI确定,根据手册,外接100K电阻,频率为65KHz,则 Fs=65k
Dmax:根据手册,Dmax=0.75
Avcs:2
Vbias:内部图中一个二极管,Vbias=0.7
Kcs:可以按公式估算:Kcs=V*Rcs/(L*Fs)*η,V可按常用输入电压或最低电压取,Rcs电流取样电阻,L初级电感,η整机效率。比如按前例的变压器和负载,若电压取150V,Rcs=1.5欧,η=0.9,则 Kcs=150*1.5/(2.4m*65k)*0.9=1.3,要验证峰值电流*Rcs要稍小于相应的VTH_OC限制。
Kse:0.2-0.5都可以,可以=0.4
Vout:查手册,Gate嵌位电压18V,受制于辅助电源电压,可以选14V
Rout:查手册,Gate驱动电流20mA,14/20m=700欧

光耦的负载电阻按手册取6K,电压源按手册取4.8V。

此模型没有CS脚的前沿消隐和Burst模式,CS脚的RC滤波要比手册上的取值要大。

再比如CR6890A:
cr6890.JPG
cr6890_1.JPG

普通QR+PFM+BURST,就选择OSC_PWMQR模型,参数确定:
FSmax:手册中没有明确指出,只给出工作频率65K,抖频+-6%,应该可以稍微扩大至75-80K,选75K
FSmin:手册中也没有明确指出,可以选FSmax的一半多一点,选42K
Dmax:根据手册,Dmax=0.8
Avcs:3.5
Vbias:内部图中一个二极管,Vbias=0.7 ? 怀疑内部结构图不准,后调整到1.2V,比较符合实际
Tqr:这个要先运行一遍,看Vds谷底周期,取周期的1/4时间。
TONmin:手册中没有明确指出,就选 2us
TOFFmin:=(1-Dmax)/FSmax=(1-0.8)/75k=2.67us,取2.5u
Tleb:CS脚前沿消隐时间=0.3u
Kcs:Vcs100/1V,100%占空比时CS引脚上峰值的电压和1V的比值,可以按公式估算:Kcs=V*Rcs/(L*Fs)*η,V可按常用输入电压或最低电压取,Rcs电流取样电阻,L初级电感,η整机效率。比如按前例的变压器和负载,若电压取150V,Rcs=1.2欧,η=0.9,则 Kcs=150*1.2/(2.4m*65k)*0.9=1.04,取1,要验证峰值电流*Rcs要稍小于相应的VTH_OC限制。验证后Rcs=1欧,Kcs可以维持1。
Kse:斜波补偿电压系数,已归一化,通常可以取0.2-0.5,=0.4
Vpfm:进入PFM模式时FB引脚上的电压,=2.1V
Vcrm:进入CRM(Burst)模式时FB引脚上的电压,=1.2V
CRMhys:CRM模式回归PFM模式的HYS电压,手册查不到,参考其余IC,=100mV
FScrm:CRM(Burst)模式时的最低工作频率,按手册,=22K
Vout:查手册,Gate嵌位电压11.2V,=11.2V
Rout:查手册,Gate驱动电流20mA,11.2/20m=560欧

光耦的负载电阻手册没给,按FB开路电压/短路电流=5.8/0.2m=29K(直流),实际应该是交流阻抗,可以稍微取低一些=24K,电压源按手册取5.8V。

LP8773,数字锁谷:
lp8773.JPG
lp8773_1.JPG

数字锁谷QR+BURST,就选择PWM_QR_DIG模型,参数确定:
FSmax:手册中80K
FSmin:手册中52K
Dmax:根据手册,Dmax=0.65
Avcs:3
Vbias:调整到0.8V
Tqr:这个要先运行一遍,看Vds谷底周期,取周期的1/4时间。
TONmin:手册中没有明确指出,就选 2us
TOFFmin:手册中2.5u
Tleb:CS脚前沿消隐时间=0.25u
Kcs:Vcs100/1V,100%占空比时CS引脚上峰值的电压和1V的比值,可以按公式估算:Kcs=V*Rcs/(L*Fs)*η,V可按常用输入电压或最低电压取,Rcs电流取样电阻,L初级电感,η整机效率。比如按前例的变压器和负载,若电压取150V,Rcs=1.2欧,η=0.9,则 Kcs=150*1.2/(2.4m*65k)*0.9=1.04,取1,要验证峰值电流*Rcs要稍小于相应的VTH_OC限制。验证后Rcs=1欧,Kcs可以维持1。
Kse:斜波补偿电压系数,已归一化,通常可以取0.2-0.5,=0.4
Vpfm:进入PFM模式时FB引脚上的电压,此IC没有PFM模式,=Vcrm=1.1V
Vcrm:进入CRM(Burst)模式时FB引脚上的电压,=1.1V
CRMhys:CRM模式回归PFM模式的HYS电压,手册查不到,参考其余IC,50-100mV,取80mV
FScrm:CRM(Burst)模式时的最低工作频率,按手册,=22K
Vout:查手册,Gate嵌位电压16V,受制电源电压,取14V
Rout:查手册,Gate驱动电流20mA,14/20m=700欧
VN:最大锁谷值,手册中 8
FBf1st:FB跌落时,从第一谷点到第二谷点的电压值,=1.6V
FBfend:FB跌落时,从最后一个谷点到进入PFM模式的电压值,其它的谷点电压为了简化,都维持等比关系,此IC没有PFM模式,=1.1V
FBrHys:相对应的谷点电压上升时的HYS电压值,手册中没给出,参考其余IC,400-600mV,取400mV

光耦的负载电阻手册中10K,电压源按手册取4.7V。

NCP1342:
数字锁谷QR+PFM+BURST,就选择PWM_QR_DIG模型,参数确定:
FSmax:选低频的一般参数75K,高频的500K没试过
FSmin:取45K
Dmax:没注意到,可以选0.7-0.8
Avcs:4
Vbias:调整到0.3V
Tqr:这个要先运行一遍,看Vds谷底周期,取周期的1/4时间。
TONmin:手册中没有看到,就选 2us
TOFFmin:手册中没有看到,就选 2us
Tleb:CS脚前沿消隐时间=0.265u
Kcs:Vcs100/1V,100%占空比时CS引脚上峰值的电压和1V的比值,可以按公式估算:Kcs=V*Rcs/(L*Fs)*η,V可按常用输入电压或最低电压取,Rcs电流取样电阻,L初级电感,η整机效率。比如按前例的变压器和负载,若电压取150V,Rcs=1.2欧,η=0.9,则 Kcs=150*1.2/(2.4m*65k)*0.9=1.04,取1,要验证峰值电流*Rcs要稍小于相应的VTH_OC限制。
Kse:斜波补偿电压系数,已归一化,通常可以取0.2-0.5,=0.4
Vpfm:进入PFM模式时FB引脚上的电压,=0.8V
Vcrm:进入CRM(Burst)模式时FB引脚上的电压,=0.4V
CRMhys:CRM模式回归PFM模式的HYS电压,50mV
FScrm:CRM(Burst)模式时的最低工作频率,按手册,=25K
Vout:查手册,Gate嵌位电压12V
Rout:查手册,Gate驱动电流800mA,12/800m=15欧
VN:最大锁谷值,手册中 6
FBf1st:FB跌落时,从第一谷点到第二谷点的电压值,=1.4V
FBfend:FB跌落时,从最后一个谷点到进入PFM模式的电压值,=0.8V
FBrHys:相对应的谷点电压上升时的HYS电压值,=600mV






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  • 2022-4-23 16:22:01
 
楼主自建模型的功力,佩服佩服!!!
sunwan
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  • 2022-4-24 15:44:23
 
谢谢!只是功能模仿,还有很多需要完善的地方。
sunwan
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  • 2022-4-24 11:22:49
 
下面总结一些环路仿真的结果,有可能不对,欢迎探讨

431+817A,简化的II类补偿,fc=920k,PM=60°,负载变化 6ms前满载,6ms开始,1/20负载->满载->1/3负载->满载,每隔1ms变化(下同):
12_1_817a_II.JPG
同样参数,后级无LC滤波,纹波比较大:
12_1_817a_II_nlc.JPG
后级LC滤波,光耦供电接慢通道(LC滤波后面),波特图和输出,输出过冲比较大,响应变差:
12_1_817a_II_f.JPG
光耦IF交流分量越重,输出电压偏离(偏低)设计值越多:
环路AC_sh1.JPG
环路AC_sh2.JPG
光耦初级回路中串入电感,可以减小交流分量,使输出电压接近设计值,不知有没有人这样干的?
环路AC_sh3.JPG


穿越频率Fc对环路的影响也比较大,由于PC817B固有的低带宽,在低电流(0.2-0.5mA)、高负载阻抗(20K)的反馈回路中,它固有的极点比较低,一般在并联外接电容后极点为2K左右,对II类补偿来说,这就决定fc不可能太高,一般在1K以下,对动态响应影响较大。如果IC这边有固定的电压基准,可以如nc965版主说的那样补电流,可以扩充带宽,只是功耗会稍微多那么一点点。
突发奇想,III类补偿会产生一个零点和极点,能不能用III类的零点抵消光耦的极点,提高Fc呢?波特图如下,Fc高了,相位裕量也差不多了,但对高频衰减不够:
环路III.JPG
仿真对比:
环路III_1.JPG
左边为II类,右边为III类,fc提高了,动态响应有好,但因为对高频衰减太少,光耦的IF就像半波整流的波形,输出电压差太多。
加一个色环电感,好不少:
环路III-a.JPG
再加一个电容,更好了:
环路III-b.JPG

仿真说明完全可以把穿越频率扩展到光耦的极点外,至于是不是鸡肋,就是另外一回事了,要求不高,II类就可以了,高了,直接用带宽提高一倍的SFH615光耦,但至少提供了另一种决绝办法。

反激的通用PWM模块及环路仿真学习就介绍到这里了,由于认知有限,可能说的有错误或不妥当的地方,欢迎大家探讨。

另,附上 环路AC分析的一些电路:
环路AC.zip (9.92 KB, 下载次数: 16)
rao666
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  • 2022-5-5 17:31:28
 
版主,你好,模型报错了。运行不了。
Snipaste_2022-05-05_17-30-21.png
sunwan
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  • 2022-5-6 09:10:49
 
应该是上次打包上传的时候,把理想变压器的符号(旧的)打包了,已经重新上传新的。
请重新下载,也可以直接连线到变压器的脚位上(连线断了)。


kevin-leee
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楼主威武,向你学习,希望再多讲些内容。
kevin-leee
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  • 2022-5-7 12:45:25
 
楼主:帮忙解释下,以上图片怎么对应到底下的这个参数,能帮忙解释下吗?
绿线为输出电压,负载从6m开始每1ms突变,由满载->1/20负载->满载->1/3负载->满载,这样变化(下同);蓝色为FB电压;
红色为光耦IF电流。


另外负载这里放2个是代表什么意思?



1.png
2.png
kevin-leee
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  • 2022-5-7 17:20:03
 
楼主:辅助绕组能一起仿真出来吗?如可把供电加到IC里面去?
sunwan
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  • 2022-5-8 09:35:39
 
辅助绕组可以自己添加,比如 UVLO_high=17V UVLO_low=9V,启动电流5uA左右,工作电流3mA的IC,可以用如下的电路仿真:
st.JPG
A1构成滞回比较器,输出5V,控制后级整个电路;R1、R2使启动电流在5uA左右,同时把VCC分压提供给比较器,17V->3.92V,9V->2.08V,LTspice内置的施密特比较器的滞回范围是Vt-Vh到Vt+Vh;B1额外消耗3mA的电流(Ven=5V时)。


kevin-leee
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  • 2022-5-10 15:33:45
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多谢楼主
sunwan
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  • 2022-5-8 09:20:30
 
这两个源模拟可变电阻,B1模拟电阻,欧姆定律:I=V/R;用V3来控制R的大小及时间上的变化,+1u是为了防止R=0时分母为零出错。
kevin-leee
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  • 2022-5-10 16:37:24
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嗯,看懂得 了,谢谢大神!
rao666
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  • 2022-5-10 10:17:51
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好的,谢谢楼主。
kevin-leee
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  • 2022-5-18 22:56:26
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这个文件非常不错,我在Ti的官网上下载的电源模型,导出Ltspice后为什么仿真不起来?有人知道的吗?
kevin-leee
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  • 2022-5-23 18:14:40
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论坛里面应该开一个专门讲LTSPICE的贴子供大家一起研究学习就好了,最好是有个群讨轮也行。
jyb_0
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  • 2022-5-23 18:34:34
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TI官网上的模型有些是加密的。LTSPICE不一定识别得了
kevin-leee
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  • 2022-5-24 16:25:51
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是呀,好多都用不了,很少能碰到有用的,哪才能弄得到有用的模型呢?特别是开关电源的。
yywang
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