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| | | | | | | 大师,这个logic clock 不是tdsa的使能端吗?没有它可行吗? |
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| | | | | | | | | | | 我可不敢当大师,只是走过来了,搭把手帮帮正在渡河的朋友们
networkpower大师的意图我不晓得,文档中说明此图只是对误差放大器环节的AC signal analysis.所以我大胆猜测一下,不一定正确:
这个电阻放在这里应该是提供一个直流偏置,small signal 仿真也是需要建立在DC operation之上,需要一个静态工作点。 |
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| | | | | | | | | 我没有改动任何参数,把Clock和链接到tdsa的线删掉之后就直接可以仿真了。saber07版
难道是我人品爆发了一下? |
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| | | | | | | | | | | 我按照你说的,那样做了。出来的结果和你一样,可是不明白这样做到底可不可以。。。。。 |
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| | | | | | | | | | | | | 红豆馆主讲过了,这个只是近似模拟,
个人觉得:是将负载调整和输入电压固定,在输出端加入扰动分析环路响应特性。 |
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| | | | | | | | | | | | | | | 大师可能没有明白我的意思,小弟的意思是那个logic clock 去掉合适吗,我疑惑这个而已。至于别的我感觉我能理解
我的疑惑:
是不是把那个logic clock 去掉以后 tdsa是从fbegin直接开始扫频,而不用延迟logic里边td的时间了?ON/OFF并不是tdsa的使能端,仅仅作为延时使用而已? |
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| | | | | | | | | | | | | | | | | 证明的方法很简单,自己搭一个简单的RC低通滤波器,做个TDSA扫描,加上clock和不加clock做个全频段的比较,就明白了。
我个人在仿真过程中从来没有加过clock |
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| | | | | | | TDSA的clock去掉和不去掉,对仿真影响大吗。没注意这个的作用
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| | | | | | | 自己在顶一顶,希望这个帖子沉下去之前,大家都把这个弄明白了。。。。 |
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| | | | | networkpower大师《环路补偿计算和仿真》,周末也看过。写的不错。
当时看了networkpower将那电路分成2部分验证,很多人包括本帖的都像我一样考虑可以对整个开环仿真验证伯德图结果。本帖也正如我所想那样给出来了,正是在输出端进行断开处理,分析仪模块注入信号到输出经取样反馈,然后输出接回分析仪的输入端。这样就可以分析所有传递函数的增益相位曲线了。
再就是发现叠加输入干扰信号,连接到那个分析仪模块的输出端,叠加信号都是正,和原来的通过SUM加进去的。当时还在想用不用考虑正负对输出的影响?文档中都是按照正叠加进去的。 |
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