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| | |  |  | | | | | | | 第一张图的π型滤波器的电容在电感之后，
第二张图的电容管脚铜皮开缺口。滤波效果差异
其实在图中已经标注出来了的 |
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| | | | | | | | | | | | | | | /*********** 广告已删除 ***********/ |
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| | | | |  | | | | | | | | 问个问题，反激的输出加PI型滤波器的时候，电容参数一样，发现电感后面的电容纹波电流要比前面的大？这是什么原因？
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| | | | | | | | | | | | | 这里的开口和不开口为什么滤波效果差？是个什么原理？请指教
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| | | |  | | | | | | | | | 滤波电路的元件布局及 走线，对文波处理的效果差异还是比较明显的。
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| | | | | | | | | | | | | | | 那您的意思是怎样的呢？您觉得他说的这两个因素确实会导致布板变差吗
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| | | | | | | | | | | | | | | | | 我的意思在后面应该有说，确实有在敷铜上开槽的必要，但多半不在他说这个位置。
899楼推算到最后一个图，需要开10个槽才能达成最小噪音，这就是我的意思
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| | | | | | | | | | | 第一的好与不好，是电容及电感的位置不一样，第二背面的好与不好，就是回路有分割与没分割的区别！
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| | | | | | | | | | | | | 可以理解为回路的面积问题吗？就是说不分割的话回路面积太大，这样就容易产生噪声，导致干扰问题？请指教
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| | | | | | | | | | | | | 首先非常感谢李老师能分享这些东西，有个小小的建议：能不能只看版主你的信息，或者版主把话写完整，不然其他信息参杂进来后，看的眼花缭乱 |
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| | | | | | | | | 恩，这个图例子举的不错，一要遵循电流的流向，二要出线尽量从电容的根部出来。
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| | | | | | | | | PCB布线是很有讲究的，电解电容那块一般都会向里挖一条缝，这样滤波会更好。
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| | | | | | | | | 版主 我想问一下 驱动里面穿信号线地线是否有影响 影响大吗 还有排版方面有什么建议
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| | | | | | | | | | | | | 图中正面是PFC电感，驱动是PFC的驱动，地线是PFC检测信号地，这样走线可以吗？ |
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| | | | | | | | | | | | | | | 当然可以，只是要注意绝缘间距，你要假设磁芯是导电的，与它是什么关系？
一般的做法是，变压器封装要画出磁芯边界，顶层敷铜尽量绕着走（必要时拔出多余的端子），实在绕不开要走磁芯下面时要做绝缘垫层备注
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| | | | | | | | | | | | | | | | | pfc之后整流电压一般为400V左右，那么整流后Vbus和Pgnd之间距离一般需要多少？一定要大于2mm吗？还是大于1.5m就可以了？ |
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| | | | | | | | | 一直有一个疑问，如果考虑电容的去耦半径的话，电流流过电容时到底需不需要开槽？希望版主大大解答迷惑。谢谢
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| | | | | | | 是啊，楼上组能否发出一张失败的布局和一张改良的布局，加以对比说明呢？
也好找找自己布的板和楼主的差距在哪？
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| | | | | | | | | 在小心火烛的检测及处理过程中，地线处理的不同差异还是很明显的，噪声的大小。
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| | YTDFWANGWEI- 积分：107602
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- 帖子：45677
积分:107602 版主 | | | |
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| | | | | 觉得从布板开始到布板结束，这样讲一遍效果会更好吧。能这样的话，就好了。 |
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| | | | | | | | | 信号完整性是指电路系统中信号的质量,如果在要求的时间内,信号能不失真地从源端传送到接收端,我们就称该信号是完整的。 |
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| | | | | | | | | | | 布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的， 在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、 双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前， 可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行， 以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。 |
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| | | | | | | | | | | | | 在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是地层。因为最好是保留地层的完整性。 |
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| | | | | | | | | | | | | | | 在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，组件腿的焊盘与铜面满接为好，但对组件的焊接装配就存在一些不良隐患如：①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heat shield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电（地）层腿的处理相同。 |
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| | | | | | | | | | | | | 两相邻层的布线要互相垂直，平行容易产生寄生耦合，是这样。
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| | | | | | | | | | | | | | | 如果避免不了呢，这种顶层和底层布线平行了，这是反激输出的功率线。两个平行了，第二个是采样的信号线。
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这种顶层和底层布线平行了，
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| | | YTDFWANGWEI- 积分：107602
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积分:107602 版主 | | | | 在布板中，宽度倒不是主要的。有时候太宽了反而会起到相反的作用 |
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| | | | | | | | | 我这宽度说的是，保证能通过一定的电流，不能为了美观都一样。
有的地方需要走大电流，就得布的粗点 |
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| | | | | YTDFWANGWEI- 积分：107602
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- 帖子：45677
积分:107602 版主 | | | | | | 呵呵，看到布线一致的板子，一点也不觉得好看，反而是哪种根据需要及空间，布线出来的板子才觉得好看，可能是自己画功率电路画惯了吧。 |
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| | | | | | | | | | | | | 最后的检查也很重要的， 布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求 |
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| | | | | | | | | | | | | | | 布线设计完成后，要检查看是否符合电气性能要求，以及生产制造工艺要求。
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| | | | | | | | | | | | | 功率电路的trace宽度对抗干扰，铜箔温度和效率都有影响，应该也算重要吧
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| | | | | | | | | “[size=14.399999618530273px]有时候太宽了反而会起到相反的作用”？？
王工能举个例子吗，是指，大干扰部分比如吸收回路的线粗了对附近干扰更大吗？ |
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| | | | | | | | | | | 应该是线过于宽就类似形成一条天线，向周围辐射干扰。。。 |
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| | | | | | | | | | | 是不是太宽了也容易被干扰到， 最近做一个案子，把IC地线加粗后低压高温烧机时会出现工作不正常。 |
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| | | | | | | | | | | 比如说 有些动点（电感与开关管之间）就不宜布的过大。
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| | | | | | | | | 布板是对EMI的还是影响很大，如没找到问题所在，EMI问题还很难解。
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| | | | | | | PCB很重要。顶楼主，楼主可以结合一个具体的PCB，说说为何此处这样布线，而不应该怎样布线。这样大家理解更快些。 |
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| | | | | | | 可否举例一下,例如反激，正激 的Ip ,It有那几个器件组成呢？ |
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| | | | | | | | | | | | | 我觉得你的布局就很好啊，散热器下面不能布线，那就把散热器抬高呗。 |
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| | | | | | | 为什么你说输入输出电流会流过电容，不是隔直通交吗？直流怎么流过呢 |
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| | | | | | | | | 仔细看图，没有说输入输出电流流过电容，正因为输入输出是直流，不能流过电容，那么高频开关电路的高频脉冲交流就只能走电容了，因此电容上的脉冲电流特别大。 |
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| | | | | | | | | | | 有一些相关标准对线间距有较明确的规定，则要严格按照标准执行，如交流入口端至熔断器端连线。某些电源对体积要求很高，如模块电源。一般变压器输入侧线间距为1mm实践证明是可行的。对交流输入，（隔离）直流输出的电源产品，比较严格的规定为安全间距要大于等于6mm，当然这由相关的标准及执行方法确定。一般安全间距可由反馈光耦两侧距离作为参考，原则大于等于这个距离。也可在光耦下面印制板上开槽，使爬电距离加大以满足绝缘要求。
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| | | | | | | 输出电容一般可采用两只一只靠近整流管另一只应靠近输出端子，可影响电源输出纹波指标，两只小容量电容并联效果应优于用一只大容量电容。发热器件要和电解电容保持一定距离，以延长整机寿命，电解电容是开关电源寿命的瓶劲，如变压器、功率管、大功率电阻要和电解保持距离，电解之间也须留出散热空间，条件允许可将其放置在进风口
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| | | | | | | 版主给的分析让我学到了很多东西，请问版主有没有整理好的资料，可不可以上传供大家学习学习？
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| | | | | | | 李工，您好，最近一直在研读您的开关电源布局要领，有一个问题想请教您，关于所有电流都走电容您是指全部电流（包括高频分量和直流分量）吗？请您指教
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| | | | | | | 对于EMC设计的时候需要注意些什么？希望可以放一张画的图 
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| | | | | | | 从EMC角度，这种布局就是总体最优化结构，整体上最容易过辐射和传导测试。具体到某个板能不能过？按这样布局后的整改工作量和成本也是最小。
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| | | | | | | “对于隔离拓扑，It 回路被变压器分隔成原边和付边两部分，应分开最小化布置。”这句话应该怎么理解，不是很明白？请指教？
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| | | | | | | | | 就是说，副边也有与原边两个电流在时间上对应的两个电流。
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| | | | | | | | | | | IP回路看不懂，开关管导通，二极管截止：开关管关断，二极管导通，哪里来的IP电流？
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| | | | | | | | | | | 请教李工：李工您的图Ip为什么不是绿线？
BUCK电路上的Ip和It为什么不是我画的两个圈？我错在哪了，请李工指点。 
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| | | | | | | | | | | | | 开关是两个动作，对应两个电流，对应两个圈，而你只画了一个
两个圈中的两个电流必定有一个电流通过了电感（变压器），走的是拓扑（电感）电流，因而叫It
两个圈中的两个电流的另一个电流必定没有通过电感（变压器），全程快速器件，可能有电流毛刺，因而叫Ip |
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| | | | | | | | | | | | | | | 好像有点理解Ip怎么回事了。我画了个高侧BUCK的Ip和两个It，您看我画错没有？
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| | | | | | | | | | | | | | | | | 按我上一楼发的这个高侧BUCK，搭个电路试试。果然在“输入电容”-“高侧开关”-“续流开关”-“输入电容”，这3个器件的环路中，看到一个很大的Ip，而It却是很干净的一个电流。
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Ip往哪走？
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弄俩电阻看看电流来了没有
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| | | | | | | | | | | | | | | | | | | Ip和It的区别很明显，虽然都是脉冲电流，但di/dt显著不同
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| | | | | | | | | | | | | | | | | It2是冗余的表达，节点电流平衡原理，它一定是 Ip 与 It1 的矢量和，无需单列。况且它中途有分支，电流在变，不是同一个电流，写不出它的表达式。
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| | | | | | | | | | | | | | | | | | | 产生电压尖刺的“东西”，就是Ip?那通常我们给二极管或MOS管加磁珠的目的是什么？磁珠相当于个“频率电阻”，Ip时间极端频率极高，加个磁珠岂不是会阻碍Ip的流通？产生更大的尖刺？李工，请您指点。
您这个帖子内容真心实用。
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| | | | | | | | | | | | | | | | | | | | | 电压有尖刺，一定是有LC作祟，脉冲电流回路最小化的贡献就是减少L（及其能量）。
加磁珠是权宜之计，虽然有目的，但不一定能实现，还可能有害（确有可能产生更大尖刺），最好不加。
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| | | | | | | | | | | | | | | | | | | | | | | 关于Ip和It我再总结一下，您看我总结的对不对。
条件：dV/dt，dI/dt相同的情况下，有下面两方面的推论。
1.1，电压尖刺主要是有“Ip环”确定的；
1.2，由于“电压尖刺”往往伴随着“振荡”，故它也贡献了相当多的EMI问题；
1.3，由于Ip的峰值远远大于It的峰值，故GND网络的“不纯净”主要是它造成的；
1.4，布线时Ip最小化的等级是最优先的，其次才是It最小化（即您提到的“要领一”“要领二”，我理解的前者优先于后者）。
2.1，“It环”虽然“干净”，但其能量大，故这个环也贡献了相当多的EMI问题；
2.2，“It环”不会造成电压尖刺；
另外：还有2个问题向您请教：
3.1，FB线的长度，如何处理？
3.1.1，通常的单面板，光耦的“C极”到IC的“FB”脚的这根线，如果过长，会不会有什么问题？
3.2，TL431的“输入网络”和“输出网络”，该如何处理（放A好还是B好？）。
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431放哪好？
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| | | | | | | | | | | | | | | | | | | | | | | | | 1、脉冲电流回路（包括 Ip 和 It ）是开关电源所有噪音的源泉，远远不仅仅只是可能产生电压尖峰这一种危害。
2、拓扑电流回路也可能产生电压尖峰，有的电压尖峰甚至靠回路最小化无解，比如反激（漏感产生）、推挽（没有Ip回路）的电压尖峰，副边的（二极管反压）尖峰等等
3、芯片的输入端子（431的R、IC的FB、MCU的AD）是高阻抗，对噪音敏感，视为热点，按热点分布范围最小化布局。图示两种连接都可以，因为延长的都不是热点，只是需注意地线不能随性，要回归控制接地中心的概念。 |
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | 3.1，FB是热点，分布范围最小化，不能长距离走线，还要远离高压和其他热点，如果与光耦串联，可将与光耦另一端串联的限流电阻移到FB这一端来减少FB分布范围，否则需最大限度将IC靠近光耦布置（即使牺牲其他利益）。
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| | | | | | | 记得两三年前看过这个帖子，当时看的一头雾水，现在终于看出点门道了。
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| | | | | 还差一个很重要的要领：生产
你说的三个都做到了，批量生产效率低，还是不行。 |
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| | | | | | | 说的太对了 现在好多工程师只能开发样品,可制造性考虑的太少...赞!!!! |
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根据以上布局，图一地线上 G、N、D 三个点已经最大程度的合并成一个点了，这就是拓扑接地中心 GND。它的意义也很明确：这个点以外的地线上应该已经没有大的脉冲电流了，你的地线基本上就安静了，你的板总体上也安静了。因此，主电路的其他部分：桥在哪？输入输出端子在哪？怎么走线都问题不大了。
1、如果图一的输入差模滤波电感 Li 没有或不足，其地线的输入 A-GND 段仍然可能有较大的脉动电流。这是由于电源的输入阻抗太低，以至于单独一个 Ci 还不足以旁路掉所有高频的缘故。 2、输出突然短路、或者输入在交流的高电压角突然开机，电容 Co 和 Ci 呈短路运行工况，可能在地线的 GND-E 或者 A-GND 段上产生非常强大的电流和高达足以烧坏芯片的电压差(可能十几伏或更高)。有不少人开机或者短路就烧芯片（其他不烧），多半是这里没处理好。
拓扑的布局处理完了，现在是控制部分。根据以上布局，已经知道了接地中心，同时也能够看出来开关的驱动脚在哪个方向，就可以就近布置驱动和控制电路了。 开关电源的所有操控，最终都由对开关管的精确驱动来体现，因此驱动环路要优先布置。目的只有一个：保持驱动波形的正确和纯粹。因此：
需要注意的是：
1、这个电流环路应包含驱动电路的 Vcc 滤波电容 Cg 通道在内，因为驱动电流本质上就是该滤波电容 Cg 的输出电流。这个电流（脉冲成分）是很大的，一般是安培级，至少是亚安培级，几乎与拓扑电流相当。 2、这个滤波电容 Cg 必须贴近驱动 IC 的供电端子布置，这是因为驱动 IC 内部的电路和信号可能非常复杂和敏感，完全要仰仗这个电容来撑住。——这一布线原则对任何一个芯片（电路）都适用，即：每个 IC 的 Vcc 滤波电容无一例外的都必须就近钉在该芯片的 Vcc 和 Gnd 引脚上，没得商量。 3、这样布置下来后，一般会形成 Rg 连线和 GND-gnd 两条连线，两条连线在环路电流 Ig 上是等效的。这意味着改变其中任意一条连线上的电流波形，都将改变驱动电流波形，使其不再纯粹。这还意味着 GND-gnd 可能会拉开距离，这就形成了第二个接地中心 gnd。 gnd 即驱动电路的滤波电容 Cg 的接地端，它可能与拓扑接地中心 GND 拉开距离。如图所示，所有弱电单元的地线应在此一点接地，再连接到 GND。为什么要这样接？原因是： 1、首先，其中辅助电源的电流 Iv 是最大的（也可能是安培级），而且跟 Ig 刚好反向（它是 Cg 的输入电流），如果其接地点不连接到 gnd，比如接到 GND，势必会在 GND-gnd 连线上形成 Iv 电流回路，使 Ig 叠加上 Iv，导致驱动电流波形畸变，即：驱动被供电干扰。 基于这个原因，驱动电路的滤波电容 Cg 的 VCC 端的输入输出连接也需要分开走线。 2、其他电路单元的电流一般很弱，如果连接到其他地方，则会使 GND-gnd 连线上较强劲的 Ig 脉冲电流叠加到自己的地线上，即：控制被驱动干扰。 3、同理，其他各个电路的地线，无论多么绕，均应分别走线到 gnd 一点接地，否则，除了可能因上述 Ii、Io、Ip、It、Ig、Iv 等强电流窜进自己的地线形成干扰外，还可能通过共用地线相互干扰。 |
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| | | | | | | | | 电路图上和电路板上的GND(Ground)代表地线或0线.GND就是公共端的意思，也可以说是地，但这个地并不是真正意义上的地。是出于应用而假设的一个地，对于电源来说，它就是一个电源的负极。它与大地是不同的。有时候需要将它与大地连接，有时候也不需要，视具体情况而定。 |
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| | | | | | | | | | | VDD: 电源电压(单极器件);电源电压(4000系列数字电 路);漏极电压(场效应管)
VCC：电源电压(双极器件);电源电压(74系列数字电路);
VSS:地或电源负极
VEE：负电压供电;场效应管的源极(S)
VPP：编程/擦除电压。 |
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| | | | | | | | | | | | | 电气地 大地是一个电阻非常低、电容量非常大的物体，拥有吸收无限电荷的能力，而且在吸收大量电荷后仍能保持电位不变，因此适合作为电气系统中的参考电位体。这种“地”是“电气地”，并不等干“地理地”，但却包含在“地理地”之中。“电气地”的范围随着大地结构的组成和大地与带电体接触的情况而定 |
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| | | | | | | | | | | | | | | 逻辑地 电子设备中各级电路电流的传输、信息转换要求有一个参考的电位，这个电位还可防止外界电磁场信号的侵入，常称这个电位为“逻辑地”。这个“地”不一定是“地理地”，可能是电子设备的金属机壳、底座、印刷电路板上的地线或建筑物内的总接地端子、接地干线等;逻辑地可与大地接触，也可不接触，而“电气地”必须与大地接触 |
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| | | | | | | | | | | | | | | | | 大致有以下几种地线：
(1)数字地：也叫逻辑地，是各种开关量(数字量)信号的零电位。
(2)模拟地：是各种模拟量信号的零电位。
(3)信号地：通常为传感器的地。
(4)交流地：交流供电电源的地线，这种地通常是产生噪声的地。
(5)直流地：直流供电电源的地。
(6)屏蔽地：也叫机壳地，为防止静电感应和磁场感应而设。 |
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| | | | | | | | | | | | | | | | | | | 请教下高手，我调试过一款27V28A的电源，在我这边怎么弄都可以带载。可是到了客户那里就只能带20A就限流，最后是打上螺丝（把大地接起来）就好了。不明白是为什么，难道就因为大家用的仪器不一样？
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| | | | | | | 呵呵，看来你还是不懂什么是单点接地。
你要这样做，才算是单点接地。 你的做法是错误的！
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| | | | | | | | | | | 我赞同你...
接地的最大准则是自己的回路不收其它地（有微小电阻，电流）的影响...
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| | | | | | | | | | | | | 上学的时候画电路板很喜欢大面积铺地，现在发现这是很错误的做法。地线看似简单，但是想铺好，很难。一般在芯片底下小面积铺地，直接连在芯片地上，其余的地单点接地，注意环流面积，注意隔离模拟数字地，具体怎么铺，很灵活的，要根据具体情况。
记住：接地的线不一定要专门接在铺的铜上，即使铺也不要大面积铺，而是分成几块铺，然后连接在一个点上，这就是接地。
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| | | | | | | | | 支持！
单点接地的概念本来就是错误的，误导了很多年轻人……悲哀中……
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| | | | | | | | | 布板走线仁者见仁，这也不是标准答案，似乎还有点问题！ |
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| | | | | | | | | 这个滤波电容Cg必须贴近驱动IC的供电端子布置，这是因为驱动IC内部的电路和信号可能非常复杂和敏感，完全要仰仗这个电容来撑住。——这一布线原则对任何一个芯片（电路）都适用，即：每个IC的Vcc滤波电容无一例外的都必须就近钉在该芯片的Vcc和Gnd引脚上，没得商量。
这个是没得商量的事情，你想商量？也许你板上有N个IC，相互离得老远，每个IC都有个Cg，你准备怎么连？ |
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我仍然认为这种接法也是不对的，不知前辈如何看。
第一个圈为Ig的通路，第二个圈为VCC-GND的供电通路。可以看到在哪一个公共段中，第一个圈和第二个圈的电流正好是反的，而第一个圈中是脉动的，这样接我认为不大好。
我认为还是你最开始提的第一种是比较好。
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| | | | | | | | | | | | | | | | | 值得肯定的是，这个问题追究到这个细节，足见你考虑问题已经比较深入，赞一个。也许我的解答也有商榷的余地，大家讨论。
这个地方司马兄指出的问题是对的。之前之所以没有细分，是因为已经假定电解已经钉在芯片上了。
当芯片地与vcc电解地拉开距离后，驱动芯片也应视为一个控制单元，它的地也应该像其他控制地一样处理，单独引线接到控制接地中心gnd，然后连接GDN与gnd。
即使考虑驱动芯片的特殊性，从信号角度来分析也是这样。你描述的信号方向是不对的，在驱动脉冲的上升沿，驱动芯片内部动作等效于一个二选一开关将gate与芯片gnd断开、切换到芯片vcc。这种情况下，按现在的接法，你红色箭头位置那个电流并不存在；但是按之前的接法，那个电流就存在，就是Ig，显然芯片的地是会被这个外部强加的驱动电流干扰的。
这两天刚好有个案子在这个问题上纠结：反激开关电源辅助线圈及其供电的芯片回路的地，PCB应该怎么接？
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| | | | | | | | | | | | | | | | | | | 这个帖子看了好久，学习了好久，
最近遇到几家芯片对布局地线要求非常高
比如SY的芯片布局就和nc965的布局才能正常工作。
如果按照另外一个兄弟说的单点接地就百分比不能工作
然而用谱成的芯片就布局也和nc965你说的布局一样可以工作，但是地线接点比较坑，直接接到VCC电容上也不行，不行近并且最好所有地开个大面积铺铜。
所以布局地线是个大学问。还需要配合每家芯片研究他们芯片给出的布局资料来布局。
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| | | | | | | | | | | | | | | | | | | 李版，请教个问题。琢磨接地有段时间了。准备把我之前的板子重新优化一下，尤其是弱电（控制）部分。我用的是MCU做控制，发生PWM，然后用UCC27324做PWM的缓冲再驱动脉冲变压器，当然还有其他的一些部分就不一一说明了。做GND的时候我都是整个铺铜，并保证了铺铜的完整性，阻抗足够小。
我的问题是：
1、在一般应用中（比如说对模拟采样精度要求不是很高），如果能保证GND铺铜的完整性，再加上一定的合理布局（就是说模拟和数字部分电流回路尽可能不重叠）是不是说控制部分整个铺铜都没有问题？
2、电流都是找阻抗最小的回路。如果是高频信号，是不是说就算信号下面的回流面积比较大，大部分电流也会选择紧挨信号线，以形成最小环路？也就是说就算是整个铺铜，只要让高频信号离敏感部分有些距离，高频回流是不是自然也会离开敏感部分，从而避免高频干扰？
3、现在我想改的接地方式为：MCU等小功率器件为一部分，UCC27324为一部分，两部分的地再分别接到大电解电容的GND。这样做的话MCU和27324之间的信号线怎么处理？是直接连好就行？还是说在信号线就近处再将两部分的地连接一下？
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两地不连接
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两地连接
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| | | | | | | | | | | | | | | | | | | | | 基本原则：一个芯片一个VCC电容，它的两端就是接地中心，于是：
1、接地中心的意思是一个点、不是一片，更不是什么敷铜完整性在控制
2、接地中心的意思是以这个点为中心放射状连接（到其它地），如果不是放射状，需要论证。
3、对于你这种封装的DSP芯片，多半在其四角有几个VDD/GND对PIN（和对应位置就近布置的VCC电容），其中离时钟口最近的那个VDD/GND对PIN上的VCC电容的GND端就是这个芯片的接地中心gnd0。
4、该VCC电容、两只晶振电容先在此一点接地----脉冲电流环路最小化连接。
5、牢牢记住这个接地中心gnd0。原则上其他任何接地，都单独走线到此点gnd0
6、仅输入信号的地、采样信号（即使是相隔遥远的采样信号）的地，可以分担到其他几个角的VCC电容的GND端形成的gnd1\gnd2...，再连接到gnd0
7、输出信号接地（比如驱动、PWM）点、VCC电源、其他系统（芯片）接地连接，均为gnd0
8、这样连接之后，在接地层的图像可能有诸多空隙，可用加粗第7条连接的敷铜填满，形成你说敷铜完整性。必要时也可以单独敷铜连接到gnd0。
9、一个芯片形成单独这样一个敷铜完整性块，另一个芯片是另一个块
大致这样：
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| | | | | | | | | | | | | | | | | | | | | | | 嗯，首先相当感谢李版主。
您说的这个大部分都能明白，细节我再慢慢体会。
三个问题：
1、关于您说的DSP的电源对儿，GND0和GND1，GND2等等，为什么必须是输出信号连接到GND0？难道是因为这些DSP芯片内部的电源引线连接的原因？
2、关于您给的示意图，是不是MCU的GND和UCC27324的GND还得分别连接就近电解电容的GND？
3、这种布线方式是否是最佳的方式？
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| | | | | | | | | | | | | | | | | | | | | | | | | 1、关于您说的DSP的电源对儿，GND0和GND1，GND2等等，为什么必须是输出信号连接到GND0？难道是因为这些DSP芯片内部的电源引线连接的原因？
并不是 输出信号必须连接到gnd0，而是(5)：原则上其他任何接地，都单独走线到此点gnd0。采样信号可以连接到gnd1的原因是接口阻抗较大电流较小（uA级），不至于在gnd0~gnd1连线上形成什么干扰。
2、关于您给的示意图，是不是MCU的GND和UCC27324的GND还得分别连接就近电解电容的GND？
如果每个芯片的VCC还有电解，电解两端到那个VCC贴片电容两端的连线单独走线。
3、这种布线方式是否是最佳的方式？
EMC最佳。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | 第一点和第三点完全明白。第二点，我的意思是，是不是像我的示意图这样，两部分单点接地之后，两部分的GND再分别接到电解电容的GND
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 多谢李版指正。工艺方面，在实际布线时我会严格处理。就目前我这样的走线方式基本没啥大问题了吧？如果没问题我就按这个思路好好消化一下
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| | | | | | | | | | | | | | | | | | | | | | | | | | | 李版，你好。刚才又琢磨一下这个地线布局。如果像以上两个芯片单独供电，然后两芯片再单独用一根GND线连接。这样的话这根GND线会不会和两个芯片的供电GND形成环路进而产生干扰 |
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | 图中U1\U2两个芯片距离较近的话，可以共用VCC电容，意思是距离较远则需要分别钉上VCC电容。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 我的意思是DSP和27324分别供电，虽然都有电解，但如果电解的前端输入走线较长就会形成一定的电压降。这样DSP和27327的GND电位就不会完全相同，然后两个GND用一个线连接，这样会不会形成环流？
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 803环形，743星形，745少写了一个注意事项：“地要避免形成闭环”
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 关键是743楼的电源进线是如何链接的？比如DSP是3.3V，驱动芯片为12V.
3.3V的正极连接DSP的电解电容正极，负极连接到哪里？12V的正极连接驱动芯片的点解电容正极，负极连接到哪里？
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 你说的都不是关键，真正的关键是驱动芯片的输出怎么连接到MOS的GS。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | 李版，你好，又要麻烦您了。您给出的这个图，DSP和驱动芯片之间通过一根线进行地连接。那么说在实际供电的时候，DSP为3.3V，驱动芯片为15V供电，3.3V是通过15V降压得到。按照您给出的图，两组电源的负极是都是接到驱动芯片的中心接地点，是吗
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | 813楼基本上已经说清楚了，驱动芯片和控制芯片一般需要分开接地。原则上驱动芯片的地要接到MOS的S，控制芯片的地要接到采样地。没有特殊情况这两个地不需要单独连接在一起。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 但是我的驱动芯片是直接驱动变压器的推挽。这样的话该如何处理？
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 就是这种结构。这样的情况，DSP和驱动芯片之间的地和电源怎样处理最好呢
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 这个变压器隔离驱动，因此驱动芯片没有接到MOS的任务，可以如图连接
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| | | | | | | | | | | | | | | | | | | | | | | 前辈，想跟您请教三个问题：1. 为什么晶振附近的地是接地中心？
2. 电源线和地线会不会通过退耦电容构成环路，进而干扰电路？
3. 地线需要放射性布置，电源线需不需要进行类似的布置？
多谢指教~
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| | | | | | | | | | | | | | | | | | | | | | | | | 1. 因为时钟振荡回路的电流最大，芯片的电耗就是以它为中心的，而且全是脉冲的
2. 每个退耦电容都有脉冲电流，由于并不是每个退耦电容都可以接到接地中心，因此该脉冲电流会在每段地线的寄生电感上形成的脉冲电压，这就是干扰。减少此干扰的方法有二，一是靠近接地中心，减少寄生电感的意思，二是增加退耦电抗，用电阻或者电感（甚至LDO）接成π形，削弱脉冲电流的意思。
3. 电源线需要按上述原则布局，一是（供用电）进出线在接地中心（滤波电容的正端）分别（放射状）走线，二是每个用电单元都采用分别增加退耦电抗的（π形滤波）方式连接，供电电抗与接地阻抗效果相反的意思。
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| | | | | | | | | | | | | | | | | 您那个青色那段回路的电流我怎么觉得有问题，驱动电流的回路应该就是李工画的棕色的那段细线才是吧？如果按你画的那段青色的回路，那驱动电流都不是从Cg流出来了的，李工画的回路是对的，所以这两个回路中的电流应该是没有反向吧。
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| | | | | | | | | | | | | | | | | | | 那个案例是别人截图的，实际上驱动地与MUC地不要直接连在一起
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| | | | | | | | | | | | | | | 显然,这不是正确答案，楼主这样的说法就不是单点接地！单点接地指的是所以地全部回到滤波电解的负级引脚处，而这幅图中，显然已经把参考点电位提升了！ |
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| | | | | | | | | | | | | 那如果是PFC和反激的两级电路，这个接地点该怎么选择呢？ |
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| | | | | | | 说的不全对，布板仁者见仁，没有标准答案，比如驱动是强干扰信号不是敏感信号，不怕被干扰的，你说会干扰驱动，驱动是不容易受干扰的，只是驱动要远离敏感信号（如采样信号）。驱动环路不是最重要的，只要不走线过长就好！ |
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| | | | | | | | | 我说驱动是最容易受干扰的，你信不？
驱动被干扰的例子比比皆是，首先，驱动本身可能被比他更强的信号干扰，哪些信号比驱动更强？贴中列出的所有电流都比驱动强，比如：Ii、Io、Ip、It、Iv，你让这些电流串进驱动回路试试？
其次，驱动信号是由控制信号产生的，控制信号很容易被干扰是吧？被干扰的控制信号产生的驱动信号不也是被干扰了吗？ |
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| | | | | | | 1、这个电流环路应包含驱动电路的Vcc滤波电容Cg通道在内，因为驱动电流本质上就是该滤波电容Cg的输出电流。
这句话觉得有些奇怪，旁路电容起的是旁路高频噪声的作用，而有用低频的驱动电流实质上不应该是辅助绕组提供的吗，望楼主赐教。
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| | | | | | | | | 仔细想想也许就明白了，有种功夫叫“透过现象看本质”。
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| | | | | | | | | | | 画个框图就是变压器绕组接电容再接芯片，所以就是后级电路模型的电流都是前级模型产生的，这样理解对吗 |
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| | | | | | | | | | | | | 这个电流环路应包含驱动电路的 Vcc 滤波电容 Cg 通道在内，因为驱动电流本质上就是该滤波电容 Cg 的输出电流。
这里说的是“本质”，理解到这个本质就行，其他说法，比如退耦、滤波，都不是本质。
不少人习惯（见30楼）在大电解焊盘那里开一条缝，说是师傅教的，要挤电流什么的，有道理没？
没道理！实际上，根据此贴描述，一般只有三个地方需要这样连接，它们是：拓扑接地中心 GND（它不一定在大电解的某个焊盘上）、信号接地中心 gnd，Cg 的 VCC 点。其他地方没有必要搞成一点接地的样子。意思是搞成那样虽然不会铸成大错，但也没有你期望的效应，画蛇添足而已。
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| | | | | | | 李老师这个示意图中，驱动电流经过了采样电阻是不是不太合理啊？ |
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| | | | | | | | | 是不合理，而且很不合理，但这是没办法的事，是芯片采样方式决定的，不是PCB所能决定的。
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| | | | | | | "1、首先，其中辅助电源的电流 Iv 是最大的（也可能是安培级），而且跟 Ig 刚好反向（它是 Cg 的输入电流），如果其接地点不连接到 gnd，比如接到 GND，势必会在 GND-gnd 连线上形成 Iv 电流回路，使 Ig 叠加上 Iv，导致驱动电流波形畸变，即：驱动被供电干扰。"
版主大大，这句话中有一点想不明白，Ig和Iv都会从各自的回路流回去,您说的Ig上叠加Iv的意思是如果GND与gnd接在一点，参考点的电压会浮动，进而对驱动产生干扰吗？
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| | | | | | | | | GND与gnd在一个点，则没有这个问题，否则就有这个问题。
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| | | | | | | | | | | 斑竹，您好，您的回答是不是写反了？ PS:帖子都看好几遍了，就只有一个目的，彻底理解。  我可能第一次接触到这个问题，还是想打破沙锅问到底， 。我觉得如果Cg的接地点和GND接在一起，Ig和Iv流过的回路都是各自的回路，但是由于Cg的接地点是GND，而GND又流过 Ii、Io、Ip等电流，导致该点电压浮动比较大，进而就会对芯片产生干扰，不知道我这样理解对不对？ 如果想司马大哥说的这样连接“应该是弱电，最稳定的地，接功率部分最稳定的地”就可以避免这种情况对吧？ |
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| | | | | | | | | | | | | Ii、Io、Ip等电流流过GND这一点？这是糊涂认识。电流只能从一点流向另一点哈。如果只考察一点，则电流为零，这是节点电流平衡原理。
导致该点电压浮动比较大？这也是糊涂认识。电压一定是两点之间才有的。 电流只有从一点流向另一点，才会产生电位差，才与电压发生关系，这是欧姆定理。
与你一样糊涂的人不多，此贴4楼那位兄弟算一位： 接地点放在哪里更加合适？ |
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| | | | | | | | | | | | | | | | | 22楼这句话能否看懂？
3、这样布置下来后，一般会形成 Rg 连线和 GND-gnd 两条连线，两条连线在环路电流 Ig 上是等效的。这意味着改变其中任意一条连线上的电流波形，都将改变驱动电流波形，使其不再纯粹。这还意味着 GND-gnd 可能会拉开距离，这就形成了第二个接地中心 gnd。
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| | | | | | | | | | | | | | | | | | | 这句话懂。我不知道为什么Ig会串入其他电流，不是都有各自的回路吗？串进去还能回去吗？
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| | | | | | | | | | | | | | | | | | | | | 这句话的意思是gnd~GND这段连线上只能有Ig电流，不能有其他电流，能理解吗?
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| | | | | | | | | | | | | | | | | | | | | | | 如果我用的是隔离驱动，那ig的回路里是不是不包含Vcc回路了？
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| | | | | | | | | | | | | | | | | | | | | 这句话的意思是gnd~GND这段连线上只能有Ig电流，不能有其他电流，能理解吗?
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| | | | | | | | | | | | | | | | | | | | | 我的理解是：
把GND-gnd 之间看成一个电阻R
这样每个回路的电流都是独立的，但是在这个等效R上会产生一定压降，
这样导致MOS的驱动电压Vgs会受到干扰，不知道理解对不对
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| | | | | | | | | | | | | | | | | | | | | | | 理解正确，不过这个电阻R可能是感性的，因此压降可能是毛刺，其幅度也可能超过Vgs
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| | | | | | | 这个Ig的地与电源供电辅助绕组的地 我知道怎么走了 我以前是供电绕组的地 直接回到大电解的 现在我发现是错的 谢谢李工
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| | | | | | | 大家好 请问我画的图 左边对还是右边对 我觉得左边的对 昨晚跟老板吵了 他硬是说右边的对 可是我不服 我还是觉得左边的对（板子我按着老板的要求画的）虽然不对 但是他是老板啊
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| | | | | | | | | 你把左右的两个地凝聚为一个点不就没有歧义了？详见26楼第3图
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| | | | | | | | | | | 李工 我明白了 昨晚回去我又看了一次的视频 谢谢你 哈哈唯一不好的就是不可以下载下来慢慢看 |
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关于单点接地谈一下个人浅显的认识，如上图(a)是理想的单点接地但实际画板很难实现或者效果不好。
上图(b)借助旁路电容可以将接地点分开使某些电路自成环路（例如IC旁的去耦电容、数字环、模拟环、功率环等），单点接地就是保证每个环只能有一点与地线连接。
如果环路中出现上图中的多点接地，在此处就有可能形成干扰源，而采用单点接地的环路之间互相不影响。
特殊的如电流采样电路接地点要尽量靠近采样电阻（如图中的主控IC）或者采用差分采样的方式。
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| | | | | | | 你是圣人，像你这要示图演示不求回报的人不多了．不但发文字，还特意画好图作意示．做到此举这人，屈指可数． |
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| | | | | | | | | 不要乱戴高帽子，发贴还要求回报？主要是经常看见有贴说这类问题，又没说明白，着急。
这个贴的内容可以用一句话概括：三圈两地
凡是想秀自己的板的人，先别得意，对照一下这三圈两地再议。
凡是对自己的板不得要领的人，先别急着求助，弄一下这三圈两地再看。 |
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| | | | | | | | | | | 很可惜的是，用邮箱激活Myti账户时，无论怎么弄都显示用户名与密码不正确，所以，一直无法购买这个视频观看学习，太遗憾了。。。
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| | | | | | | 请问这个Ip回路过大的话，会怎么样呢？MOS管上不会有尖峰的吧。。 |
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| | | | | | | | | 说对了，这个回路就是管尖峰的。Ip回路过大，尖峰就高，干扰就大，EMC就差。这是最要紧的一个回路。
参考阅读：葵花宝典：消除Vds电压尖峰 ，说的就是这个回路 |
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| | | | | | | | | 这不算系统，只是要领，开关电源有别于其他电路最关键的区别和重点。 |
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| | | | | | | 这个原理图上的主环路（IPK）怎么没有画出来呀…… |
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| | | | | | | 李工。请教您一个我在做短路测试的时候碰到的一个问题。如你该楼层第一张图。让机子正常工作。然后短路R11.
我的方案是用一个开关接在电阻两端。一开始，我开关的两条接线所形成的面积比较大。此时IC 的保护功能没有触发。输入功率一直飙升。
第二次。我把两条引线拉直。一短路 ，IC就保护了。
这我有点想不明白为什么？请教您一下。
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| | | | | | | | | 怎么想起来做这种实验？没啥意义吧？什么问题也说明不了。
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| | | | | | | | | 我个人浅见，是不是类似两个电阻并联的模型，R11是采样电阻，芯片保护是过流保护。
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| | | | | | | 李工 您那个Ip 是不是标错了 怎么可以反向流过二极管？想了很久，请您帮忙解惑，谢谢 |
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| | | | | | | | | | | 请问您PCB图那个IP方向就是反向流过二极管D3 D4的反向恢复电流？我一直以为这两个二极管是续流二极管？
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| | | | | | | | | | | 谢谢 ， 您这个IP应该是续流二极管反向关断的尖峰电流，也就是二极管的结电容放电方向，不知道我这样理解是不是正确额？望您指正，谢谢
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| | | | | | | | | | | | | 只要是一个回路，二极管的正程逆程电流都算Ip回路，电流方向在这里没有意义。
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| | | | | | | Lx在电路中起什么作用，PCB板放的好像是0603封装
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| | | | | | | | | | | 将整流桥和滤波大电容X翻转，地线和电源线走线就顺很多了，不是吗 |
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| | | | | | | | | | | | | 是的，就是按照程工你的板子画的，新手不就是从抄板做起吗？ |
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| | | | | | | | | | | | | | | 新手从抄板做起就害了新手，第一很多板本身布的就有问题，你还要去理解他为什么要这样，第二，布板不是千篇一律，有些时候是迫不得已的选择，有些时候是折中布法，不是不能布好，是怎么在现有的情况的下布得更合理。
建议新手学布板，首先要对原理图有较深理解，其次对工艺理解，其次对安规理解，其次对EMC理解，这些理解到一定层度，布板就能很好理解，注意是理解不是记忆！ |
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| | | | | | | | | | | | | | | | | 这个观点非常赞同，画板能力的培养也需要循序渐进，Mark！ |
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| | | | | | | | | | | 这么大一个电容，你居然连个NTC都不加？！这种省一两毛钱的设计你知道要以烧掉多少用户开关为代价吗？你居然抠到这种程度？你有没有为你用户着想过？ |
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| | | | | | | | | | | 那个不重要，串了电阻，就不是快速回路了。意思是，不能因为吸收影响 Ip 回路的布置 |
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| | | | | PCB版布局，没有什么要领！你要做的是，需要明白每部分电路的电流流向，这样可以解决共地的问题。
一般局部电路，接地没有问题，问题就是同其他联络的电路的，接地怎么处理的问题。
这个问题，可以解决交流声的问题，不要以为开关电路或其他电流没有交流声，只是功放音响电路，可以听的到，而开关电源等其他电路听不到罢了！接地问题，非常关键，画PCB版，不先把接地问题解决，画也白画，不排除能够工作的可能，但问题很难不明显。其次，就是电源和地的回路问题，如果不能保证最小的Vcc和Gnd的回路面积问题，局部电路的电容就不可或缺了。GND不应该形成环路。对于数字电路也不应该。模拟电路就更不可以。开关电源电路也不可以。单点接地的说法，是国产教科书的说，众所周知，国产教科书错误太多，来源于作者的一知半解。任何一个国人，被国产教科书欺骗之后，都想当然地认为 要单点接地，但国人根本不可能知道单点接地的真正意义。单点接地的功能，就是消除交流声，当然不限于音响电路。如果还不能了解这个简单的道理，那么单点接地，就是错误做法，或在实际电路中，你所谓的 单点接地了，依然存在问题，而且还解决不了这个问题。PCB版布局的重点就是，知道各个器件的信号流向问题，这个搞清楚了，如果布局就是很简单的事情了。这才是PCB布局的根本原则和方法，其它的都是不得法的局部见解。但国外的PCB方面的说法，都是正确的。但国人的说法基本都是不负责任的胡说八道！谢谢大家！ |
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| | | | | | | | | 关于接地，真的有很多讲究的
防雷接地：
为把雷电迅速引入大地，以防止雷害为目的的接地。
防雷装置如与电报设备的工作接地合用一个总的接地网时，接地电阻应符合其最小值要求。 |
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| | | | | | | | | | | 交流工作接地
将电力系统中的某一点，直接或经特殊设备与大地作金属连接。
工作接地主要指的是变压器中性点或中性线（N线）接地。N线必须用铜芯绝缘线。在配电中存在辅助等电位接线端子，等电位接线端子一般均在箱柜内。必须注意，该接线端子不能外露；不能与其它接地系统，如直流接地、屏蔽接地、防静电接地等混接；也不能与PE线连接。 |
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| | | | | | | | | | | | | 安全保护接地就是将电气设备不带电的金属部分与接地体之间作良好的金属连接。即将大楼内的用电设备以及设备附近的一些金属构件，有PE线连接起来，但严禁将PE线与N线连接 |
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| | | | | | | | | | | | | | | 直流接地
为了使各个电子设备的准确性好、稳定性高，除了需要一个稳定的供电电源外，还必须具备一个稳定的基准电位。可采用较大截面积的绝缘铜芯线作为引线，一端直接与基准电位连接，另一端供电子设备直流接地。 |
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| | | | | | | | | | | | | | | | | 屏蔽接地与防静电接地
为防止智能化大楼内电子计算机机房干燥环境产生的静电对电子设备的干扰而进行的接地称为防静电接地。为了防止外来的电磁场干扰，将电子设备外壳体及设备内外的屏蔽线或所穿金属管进行的接地，称为屏蔽接地 |
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| | | | | | | | | | | | | | | | | | | 功率接地系统
电子设备中，为防止各种频率的干扰电压通过交直流电源线侵入，影响低电平信号的工作而装有交直流滤波器，滤波器的接地称功率接地 |
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| | | | | | | | | 你是内部辅助电源，其输出是内部共地在用，并非输出到人体可能接触的负载，没有你说的安规问题。 |
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| | | | | | | | | | | 这个不太懂，版主，我上面标示的回路图是否标错了呢。 |
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| | | | | | | | | | | | | Ip 回路是快速回路，具有最高的 di/dt，它的路径是：U4(5)-D12-C27-C26-R18-U4(4)
It 回路是拓扑回路，负责能量传递，它的路径是：U4(5)-T1-C26-R18-U4(4)
Ig 回路是驱动回路，它的路径是：C32//U4-R18-U4(4) |
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| | | | | | | | | | | | | | | 李老师：你好
学习很多，但是关于Ip回路还不是太明白（对于反激电源）
1：您说Ip回路是是最快的di/dt 这个我理解，也是产生EMI干扰的源，但是为什么 它的路径是：U4(5)-D12-C27-C26-R18-U4(4) ， |
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说的非常对，大家要学习好啊，看那么多书，不如李工一贴来的快．
我信，驱动很容易被干扰
，懵，不明白Ig上为什么会叠加Iv？
！
