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未解决

3875芯片的A、B占空比变化的问题

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Cholosky
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  • 2019-11-21 16:21:25
10问答币
最近在做一个峰值电流控制移相全桥的项目,空载下会出现A、B驱动的占空比一个大约在0.4,一个在0.6的情况,但设置的死区时间没有变化。图中的CH1、CH3是OUTC、OUTD,CH2、CH4是OUTA、OUTB。

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wangdongchun
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专家
  • 2019-11-22 22:41:48
 
建议楼主将线路图资料一并上传   感觉还是楼主测试方法不妥所致
Cholosky
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高级工程师
  • 2019-11-25 20:09:38
  • 倒数10
 
我觉得和测试应该没有关系,因为CH3和CH4用差分测出的驱动波形是互补的,应该不会两个都测错。。。
星宇
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版主
  • 2019-11-24 12:53:06
 
建意你将19脚电压调整到大于1.3V试一下!

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Cholosky
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高级工程师
  • 2019-11-25 20:08:18
 
你好,3875芯片的外围电路截图已经上传,芯片外围接线应该没有问题,因为采用的是峰值电流控制,电流采样的输出电压与斜坡补偿的电压叠加后送入RAMP脚。可能是芯片受到干扰产生的问题,但目前没有办法解决,希望版主大大给出一点建议

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QQ截图20191125200400.png
Cholosky
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高级工程师
  • 2019-11-25 20:19:55
  • 倒数8
 
CH3是测得的RAMP引脚波形,是电流采样+斜坡补偿后的波形,最高也有2.2V左右。还是说,滞后桥臂的驱动占空比和RAMP引脚的电压也有关系吗?

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Cholosky
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高级工程师
  • 2019-11-25 20:12:56
  • 倒数9
 
CH3是测试的FREQSET引脚波形,看出来是受到比较严重的干扰了,但在芯片控制VC-GND加解耦容,外部飞线啥的都没有解决问题,还是存在滞后桥臂占空比一大一小。。。

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  • 2019-11-26 08:41:08
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这篇文章看下

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Cholosky
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高级工程师
  • 2019-11-26 19:22:06
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感谢!可是我的问题出在滞后管桥臂的占空比一大一小,是由芯片内部时钟信号所决定的。。。
Cholosky
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高级工程师
  • 2019-11-26 19:43:23
  • 倒数5
 
在输入电压还没加到闭环,开环情况下,加200W左右的载,驱动波形是正常的。可是一旦电压闭环了,加100W的载就会出现这个不正常的现象。
星宇
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版主
  • 2019-11-26 22:10:16
  • 倒数4
 
就是我说的那个问题,不止3875有这个问题,UCC3895 UCC28950都有这个问题!是RAMP脚的最低电平大于1.3V!是指叠加的那个直流电平!
Cholosky
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高级工程师
  • 2019-11-26 22:35:17
  • 倒数3
 
请问如何修改电路给ramp引脚增加直流偏置电压呢?
我在我的原理图基础上,按照上面的参考文档,在Vref-GND之间接了一个电阻,但只能增加斜坡信号的斜率,不能增加直流偏置。
Cholosky
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高级工程师
  • 2019-11-26 22:38:32
  • 倒数2
 
还有,想请教一下是什么原因造成这个问题的呢?按照datasheet里的原理图,ramp脚的电压如何影响到OUTA和OUTB的驱动占空比的呢?

QQ截图20191126223645.png (100.28 KB, 下载次数: 55)

QQ截图20191126223645.png
Cholosky
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高级工程师
最新回复
  • 2019-11-26 22:42:16
  • 倒数1
 
还有,我看前面楼有层主推荐的文献里,在RAMP脚增加直流偏置的措施,是针对OUTC和OUTD占空比不为0.5的问题的。不知道OUTA和OUTB的占空比一大一小与这个的关系是什么?
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