 |  | | | | 如果只是地线干扰，简单的办法就是外加一对N+P三极管跟随，这样流经芯片的电流就小很多，或者二极管+PNP也行，更简单。 |
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|  |  | | | | | 我看我画的图和你给的差不多，信号地和功率低是分开的，即COM1和COM2与辅助电源VCC地相连（信号地）。我的信号地和功率低做了切割，用0R电阻相连。。我曾尝试着将COM1和COM接到功率地，就是全桥输入大电解地，仍然无解；。
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| | | | | | | | | 现在不作飞线，将R56电阻NC，然后驱动电阻4.7R改成15R，还能正常工作。如果R56加上，即使CS检流电阻换成1mR，都会受到干扰打嗝输出。
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| | | | | | | | | | | 3楼给你说了，诀窍就是VCC电容，第一件事就是放3组电容到芯片上钉着，不是差不多，而是差太多。
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| | | | | | | | | | | | | 3组电容有啊，供电旁路电容2个并联，自举电容各1个。难道自举电容必须用2个并联。
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| | | | | | | | | | | | | | | 放2个是因为这个电容是酥心糖，很容易坏，如果1只失效率1%，2只并可保万一，因此计算按1只，实际放2只。
此外这个电容还要讲究个头，你那个封装太小，储能不够。不要以为是芯片在发力驱动你的MOS，其实是VCC电容在发力。
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| | | | | | | | | | | | | | | | | 嗯，我调试时候，实际上是并联了2个105K 50V NPO的。 |
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| | | | | | | | | | | | | | | | | | | 我大致弄了一个，你参考一下，其中有若干关键的布局要点，你慢慢体会。
提示：
A、拓扑接地，功率接地在此接入
B、控制接地，包括其他任何控制信号地、辅助电源地在此接入，目的只有一个，使箭头那根二者的连线电流信号单纯，因而电流采样干扰最少。
其他就是普通规则：
Ip回路最小化，两个桥臂分别用两个电容接力形成最小，能多小就多小，排列成啥样就啥样。
热点范围最小化，其中IC的234脚是高阻抗输入端，视为热点最小化布局
散热面积最大化，还要尽可能用过孔传递到背面，每一mm空间都要利用来敷铜散热
VCC电容钉在芯片引脚上
一点接地，拓扑接地中心，控制接地中心
就地屏蔽
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| | | | | | | | | | | | | | | | | | | | | 基本上明白了，实际我的PCB图，拓扑功率地和信号地距离太远了。我是COM1、COM2连接的信号地，而信号地是通过前级拓扑转换成的VCC电源地。
问下，你对这个芯片这么熟悉，肯定经常用，有没有批量用过呢？批量的话这个芯片你们供应链最多能做到多少RMB呢？比如月10万PCS！
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| | | | | | | | | | | | | | | | | | | | | | | 我对这个芯片并不熟悉，讲的只是一般布线规则，只不过这个芯片集成度较高，对采样和接地需更加谨慎而已。
功率部分也很好连接：
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| | | | | | | | | | | | | | | | | | | | | 版主的布局确实非常漂亮，但是好像IR2086S的15脚HO1和12脚LO2引脚接反了吧，请您有空的时候帮忙看下。 |
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