MSP432控制器包括了八个具有以下特征的UART:
可编程波特率发生器允许速度高达 7.5 Mbps 的常规速度(16分频)和 15 Mbps 的高速(8分频)。
**的 16x8 发送 (TX) 和接收 (RX) FIFO 以减少 CPU 中断服务负载。
可编程 FIFO 长度,包括提供传统双缓冲接口的 1 字节深度操作。
⅛、1/4、1/2、3/4 和 ⅞ 的 FIFO 触发电平。
用于启动、停止和奇偶校验的标准异步通信位。
Line-break(断线)生成和检测。
完全可编程的串行接口特性。
5、6、7 或 8个数据位。
偶数、奇数、固定或无奇偶校验位生成和检测。
1 或 2个停止位生成。
IrDA serial-IR (SIR) 编码器和解码器提供。
可编程使用 IrDA SIR 或 UART 输入/输出。
支持 IrDA SIR 编码器和解码器功能,数据速率高达 115.2 kbps 半双工。
支持正常的 3/16 和低功耗(1.41 至 2.23 μs)位持续时间。
可编程内部时钟发生器能够将参考时钟从 1 到 256 分频以实现低功耗模式位持续时间。
支持与 ISO 7816 智能卡通信
调制解调器功能可用于以下 UART:
UART0(调制解调器流量控制和调制解调器状态)
UART1(调制解调器流量控制和调制解调器状态)
UART2(调制解调器流量控制)
UART3(调制解调器流量控制)
UART4(调制解调器流量控制)
EIA-485 9 位支持
标准 FIFO 级和传输结束 (EOT) 中断
使用微型直接内存访问控制器 (µDMA) 进行高效传输
用于发送和接收的**通道
当数据在 FIFO 中时接收单个请求; 在编程的 FIFO 级别断言突发请求
当 FIFO 中有空间时,发送单个请求被断言(asserted); 在编程的 FIFO 级别断言突发请求
全局备用时钟 (ALTCLK) 资源或系统时钟 (SYSCLK) 可用于生成波特时钟。