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 |  | nc965- 积分：104822
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积分:104822 版主 | | | 九阳，饱和压降超过门槛电压会发生什么事情？就从这里开始施展你的神功如何？ |
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|  | | | | | | 哈，果然 世纪 电源网，有这样的尖端问题。你的问题，就拿 最具代表的 CoolMos来讲吧，总得有一个对象。如下是我对你的问题初步理解 的回复：
在MOSFET的工作过程中，饱和压降（VDS）和门槛电压（Vth）是两个重要的参数。饱和压降是指MOSFET在饱和区工作时，漏源之间的电压。门槛电压（也称为阈值电压）是MOSFET从截止区到导通区转变时所需的最小栅源电压。 如果MOSFET的饱和压降超过了门槛电压，这通常意味着MOSFET并没有正常工作在饱和区，而是可能处于截止区或者亚阈值区。在这种情况下，MOSFET可能无法提供预期的电流驱动能力，导致电路无**常工作。此外，如果MOSFET的VDS持续超过其最大额定电压，可能会发生雪崩击穿，导致器件损坏。 在某些情况下，如果MOSFET的栅极电压因为某些原因（如米勒效应）被充电到超过门槛电压，即使MOSFET原本应该处于关断状态，它也可能重新开通，这种情况是非常危险的，可能会导致器件损坏或电路故障。 因此，设计时需要确保MOSFET的栅极驱动电压和漏源电压保持在安全的工作范围内，以避免因电压超过门槛电压而导致的意外行为。同时，还需要考虑MOSFET的耐压和电压尖峰裕量，以确保在开关过程中不会出现过压损坏。
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| | | | nc965- 积分：104822
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积分:104822 版主 | | | | | 这是百度AI的说辞：
饱和压降超过门槛电压，实际上是一个误解。在电子学中，饱和压降和门槛电压是两个不同的概念，它们分别描述了晶体管在不同工作状态下的电压特性。具体如下：
饱和压降
饱和压降是指晶体管在饱和状态下，集电极和发射极之间的电压差。在饱和区，晶体管的行为类似于一个闭合的开关，电流主要由输入控制。
饱和压降与门槛电压的区别
饱和压降：描述的是晶体管在饱和区的电压特性。
门槛电压：是使晶体管从截止状态转变为导通状态所需的最小电压。
饱和压降超过门槛电压的影响
当晶体管的饱和压降超过其门槛电压时，意味着晶体管已经进入了饱和状态，此时基极电流的增加不会引起集电极电流的进一步增加。
饱和压降和门槛电压是描述晶体管工作状态的两个不同参数，它们各自有其特定的定义和应用场景。在实际应用中，了解这些参数有助于优化电路设计和保护晶体管免受过流损坏。
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| | | | | | | | | | | 呀，你看看。 你在说晶体管。
我就说，评估一个现象之前，我们先把要说的对象，定好 ~.~.
我来抛出一个问题。 对于MOSFET而言，再精准一点，对于CoolMOS而言，给门极足够的 VGS 电压，而且一直稳定。再给DS加一个 脉冲电流进去，而且这个脉冲电流的峰值还比较大，比如 100A / 10us, 大家可以看到什么现象？
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| | | | | | nc965- 积分：104822
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积分:104822 版主 | | | | | | | 实际我想问的是：如何驱动峰值电流？SOA电流呢？这时饱和压降早已经超过了门槛电压，甚至超过了VGS电压
以20N60C3为例，RDS=0.19R，VDS(th)=3.9V，VGS=±30V
IDpuls=62A时，饱和压降=11.8V，如何驱动？是否可以理解成驱动脉冲必须大于11.8+3.9=15.7V新的门槛电压才能驱动？
IDSOA=200A时 ,饱和压降=38V，如何驱动？是否可以理解成驱动脉冲必须大于38+3.9=41.9V新的门槛电压才能驱动？ |
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| | | | | |  | | | | | | | | | 哈。这样子，问题就具体很多了。
坦白来说，如果MOSFET的门极驱动电压，已经到达MOSFET的饱和门极电压，MOSFET的 DS之间的导流能力，基本已经固定了。
换而言之，对于CoolMOS而言，只要门极电压超过10V以上，这个时候，如果 ID 特别大，已经达到了饱和，继续 增加 VGS 电压，基本不能 改变 MOSFET ID的通流能力。 这一点，非常肯定。MOSFET的 规格书里面，也体现了这个特征。详见附件1，
附件2 ， 对于同样的 160A 的pulse 电流条件下，一个驱动15V, 一个驱动20V, 在峰值 电流160A的时候，MOSFET的 VDS，基本没有改变。
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| | | | | 请问一个反激源电源，有2款MOS替代，会有差异，导致输出整流二极管的尖峰大小完全不同，这是MOS的哪个参数引起的，怎么调成一致呢.
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| | | nc965- 积分：104822
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积分:104822 版主 | | | | 这个不需要九阳神功，葵花宝典即可破解，调整驱动正程电阻就可以（使副边二极管反压尖峰）完全一致，然后就知道之前为什么不一致了。
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| | | | | | | 有问必答，图文解释：  对于反激电源的工作方式，在输出整流二极管关断的那一时刻的行为是：原边的MOSFET正处于刚刚开通的工作状态，详见下面的仿真波形。图2：1个展开工作周期，
那也就是说，原边MOSFET的开通这一时刻行为的同时，输出整流二极管开始关断，并同时在回路中形成了关断尖峰。
如果只是更换了MOSFET，然后输出整流二极管尖峰完全不同了，那就一定是MOSFET 开通这个行为相关的参数影响了。
和MOSFET 开通相关的参数有：Rg(体内门极电阻)，Cgs ( 门极电容)， Cgd（米勒电容），这三个通常是主要因素，其次，还有MOSFET里面的物理结构，例如门极 焊接线的长度所带来的寄生电感，不同封装形式的MOSFET，确实有不同。
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| | | | | | | | | 我发现，回答的字数，居然不能太多。。。。。无语了。。。 贴了几个图。就超过可以回复的内容了。所以补一下仿真图
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| | | | | | | | | | | 看来不能直接，复制粘贴图到回复栏进而，得用上面的图片来操作。
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| | | | | | | | | | | Vd-SR 是哪里的波形？ VQ1-G 是驱动电压波形？ 最开始 Vd-SR一段时间振荡？
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| | | | | | | | | | | | | 你这么久，才回复，我找了半天，才找到。我把仿真文件放在附件上了，你自己可以看一下！
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| | | | | 哈，看上去，没有更多问题了。那开始MOSFET的 九阳神功 来护体，相信更多的工程师能够把这个贴子全部的内部消化，吸收后，对于在 电源设计中 选择 和使用 MOSFET， 能够更上一个台阶。
MOSFET - 九阳神功 第一级 ： breakdown voltage (击穿电压)
MOSFET的击穿电压（Breakdown Voltage），通常表示为BVDSS或V(BR)DSS，是指在栅源电压VGS为0时，漏源之间可以承受的最大电压，而不会进入击穿区。当MOSFET的漏源电压VDS超过这个击穿电压时，会导致漏源之间电流急剧增加，MOSFET将无**常工作，可能会进入击穿区，导致器件损坏.
击穿电压是MOSFET在设计和应用中非常重要的参数，因为它直接关系到器件的安全工作范围。在实际应用中，需要确保MOSFET工作时的漏源电压VDS不超过其击穿电压BVDSS，以保证器件的可靠性和稳定性。
击穿电压BVDSS通常在数据手册中给出，并且可能会随着温度的变化而变化。例如，某些MOSFET的击穿电压随温度变化的系数为0.03 V/°C，这意味着温度每升高1°C，击穿电压将增加0.03V。
在设计时，了解MOSFET的击穿电压以及其随温度变化的特性对于确保电路的安全和可靠运行至关重要。设计人员需要参考器件的数据手册，以获取特定MOSFET的击穿电压规格，并在设计中留有足够的安全裕度。 |
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| | | | | | | 需要补一张图，这里还是先 选择一个对象，IPA60R099C6 典型的 CoolMos 为对象。基本上，所有的MOSFET 都会有这样一张 breakdown voltage的曲线图。
大部分规格书里面，都会有一个测试条件，如下： Id = 0.25mA, 这个意思是，把门极 和 源极，也就是 gs 短连在一起，再给 DS 之间施加电压，当 Id = 0.25mA的时候，再去看这个时候的 Vds电压，一定要大于 600V. 那么判定这个器件 的 VDS 是合格的。
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| | | | | | | 等哈，我有个小问题，我看到好多电源，MOS的GS都不并电阻了，这是流行趋势还是咋了？
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| | | | | | | | | 首先，我们要知道为什么要并这个电阻，常规的在MOSFET设计的时候，MOSFET的门极阻抗通常很高，大约为MΩ级别，从驱动的角度考量，高输入阻抗，更有利于从 源 获得更好的，更稳定的信号。 (通常要求，源的输出阻抗越低越好，接收端 的输入阻抗，越高越好)
其目的大概有以下几个： 防静电损坏：MOSFET的栅极是高阻抗节点，容易受到静电放电（ESD）的影响。10kΩ电阻可以提供一个泄放路径，保护栅极不受静电损伤。 提供固定偏置：在前级电路开路时，这个电阻可以保证MOSFET有效的关断。如果没有这个电阻，当电压加在漏极（Drain，D）和源极（S）之间时，可能会对栅极-漏极之间的寄生电容（Cgd）充电，导致栅极电压升高，从而不能有效关断MOSFET，可能会引起MOSFET误导通甚至损坏。 防止误导通：MOSFET内部存在寄生电容，当栅极悬空时，外部干扰信号可能对栅极-源极结电容充电，导致微小的电荷储存，从而可能使MOSFET误导通。并联电阻可以旁路这些干扰信号，防止栅极电压异常升高导致的误导通。 减少驱动电流的震荡：在MOSFET开通瞬间，驱动电阻需要提供足够的阻尼来减少驱动电流的震荡，防止因电流震荡导致的MOSFET损坏。 防止栅极电压振荡：栅极和源极之间存在寄生电感可能会导致栅极电压出现振荡，10kΩ电阻有助于抑制这种振荡，保证栅极电压的稳定。
差不多有以上几点吧，放一个0603的电阻，获得以上好处，还是省一个0603电阻的空间，带来上面的潜在风险，由项目的工程师自行决定吧。
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| | | | | | | | | | | 你好，请问我们这个产品就是偶尔有这个MOS Q8或D2烧掉，是不是就是没并电阻的原因？供应商老说我们5V供电这边有个高电压过来把MOS烧掉了，这个MOS耐压20V，搞不懂5V这边哪里来的超过20V电压？
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| | | | | | | | | | | | | 你好！ 首先 MOSFET 管坏了的发生条件 和 坏的 结果的表现：
1. MOSFET 具体是在什么条件下，会发生失效？第一现场信息，很重要 (有点像 警察破案一样，接到报案，第一时间，封锁现场 )
2. 先可以用万用表 测试一下 GDS, 三端，具体是哪两个pin 脚 坏了？ (有点像，警察破案的 找到致命的 一 击)
3. 还原案发现场，找到 "作案" 动机， 正向 推断所有的可能性。
4. 诱导性复现，根据第 3 点，故意人为制造 失效的 可能，看 能不能对得上 前面的分析。
不过，我看你这个电路，怎么看，都觉得有问题呢。。。。我重新画了 一次，怎么看，都觉得不对劲呢。。。你 本意是想画一个 Buck 电路输出吗？
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| | | | | | | 继续 MOSFET 之 九阳神功 护体 第 一 级 -- 击穿电压：
前面谈到击穿电压的降额，通常有两种降额：1. 稳态运行时，最高电压是规格书额定电压的 80%, 瞬态过程为规格书额定电压的90%; 2. 稳态运行时，最高电压是规格书额定电压的 80%, 瞬态过程为规格书额定电压的100%. 两种降额规范的由来，是由对应器件 的 工作寿命而来的。其出处，基本上都是 IPC9592, 稳压到所以80%，是因为器件 测试的 HTRB，也只取80%的规格书额定电压值。 IPC9592里面，对于例如电流降额，温度降额，都是基于 对使用器件寿命的预期来制定的，也就是说，一个项目，先预定产品寿命，然后再根据 IPC9592 里面对应的寿命降额规范，选择相应的降额。
不过，现在由于大公司，其实已经把这些规范做得很全了，只要你能找到一份 器件 降额规范，来自某大公司的，基本上，都可以参考了~
讲到击穿电压，必须 要提到 雪崩电压，这里，其实我接触到的，大部分人，对于这个雪崩电压，还是有一些理解 的误区的。这里先抛出一个问题，如果有一个电源项目，发现在某一个条件下，MOSFET发生了雪崩现象，请问，这样的设计，是否有风险？ 感觉兴趣的朋友，欢迎怕砖！
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| | | | | 我来提问:
1.不同的AC-DC反激驱动芯片,如何确定驱动输出电阻大小,比如我们希望小点驱动能力强,(先不考虑输出负载短路后的MOS尖峰有多大,以及电阻太小引起辐射干扰,只考虑效率高)驱动有一电阻到MOS,另外串联一个电阻和二极管做为下降沿的吸收,如何确定这2个电阻阻值,太小是否损坏驱动芯片,目前我的极限是驱动电阻10R,吸收5.1R,我认为太小估计芯片容易坏
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| | | | | | | 你这个问题，我觉得，应该是单纯的驱动电阻，到底应该如何 选择的问题。即开通电阻选多大，关断电阻选多大。的问题。应该和反激 到没那么大关系。
首先上图，详见附件的图。这是一个非常典型的驱动等效电阻框图。由VCC, PWM 源，上拉，下拉，开通电阻，关断电阻，门极引线电感，最后到 MOSFET的 门极电容，Cgs. 就像你提到的那样，我们先不管 系统 那些 EMI 啊，效率啊，等等因素，单纯就只看这个最简化的电路， Ron，到底 应该 选择多少， ROFF 到底需要 考虑 哪些因素。所有这一切，在我这个帖子里，都要有答案。
继续：上拉和下拉两个管子，通常是在驱动IC 里面的两个管子，这里示意图画的是两个三极管，但现在一般的驱动IC里面，一般，上拉是 P MOS ， 下拉是N MOS, 通常的驱动电流能力，4A/8A，即上拉P MOS，最多4A，下拉N MOS，最多8A. 你问：如果 Ron, Roff，取得太小了，会不会把驱动IC 这两个管子冲死，我觉得在电源的大多数应用中，应该比较难，毕竟后面的负载是一个 RLC电路，假如 Ron 为 0 了，那至少 还有 一个 LC, 虽然 L很小，例如 5nH, C 通常是 nF级别，例如 2nF, 在这种工作极限情况下，如果 Ron 真为 0 了，然后，驱动IC 的上拉 P MOS，再脆弱一点，还真有可能把驱动 IC 搞坏。
那么 Ron 一般没有 取 0 的机会。 首先 对于这个典型的 RLC 的微分方程，相信大家很清楚，必须 要加一个条件，RLC方程就可以求解了。那么这个条件会是什么？ 一般对于PWM驱动波形，我们都希望这个从 0 升至 VCC 的波形，不能有振荡吧？振荡对于保持 MOSFET 稳定 导通，可是非常不好的一件事情，于是，对于这个 Ron 就有了一个最低阻值 要求。Ron > 2 sqrt (Lg / Cg), 公式中的 Lg为 门极引线电感，Cg为要驱动的 MOSFET 的门极电荷。 这样最小 Ron_min就已经确定了。至于 Ron_max 可以到多大，那就得从另一个方面来讲了。
那么 Roff 呢? 我感觉，回复内容有点多，后面，再跟一个帖子来讲。 细节很多 ~.~
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| | | | | | | 我也想提问，怎么根据MOS的结电容参数 芯片驱动能力 以及负载情况来对驱动方式和电阻进行选择？
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| | | | | | | | | 其实，要把驱动讲细，讲透，也需要好多时间，这里先把 准则 提供出来。为了使驱动波形不要振荡，门极电阻，基本由 引线电感 和 MOSFET 的 门极节电容，来决定了。然后，再确定驱动电阻的变化，例如，从 0 - 10V ， 或者 -5 到 10V, 最大峰值 电流 I peak = 0.74 * ΔV / Rgmin , 这样峰值驱动电流也估算出来了。 再选择合适的 芯片驱动。
其实，讲了这么多，开通电阻有了，关断电阻，还没有讲。这里，先大概讲一下，关断电阻的大小， 直接决定了 MOSFET 关断后，Vds 上升的斜率，那么这个斜率 dvdt 太快了，也是有一定风险的！
我们都知道，在MOSFET的 漏极 有一个 dvdt的变化，会有电流，流过米勒电容，然后，再流向 MOSFET的 门极，在门极 产生一个小尖峰，那么 dvdt 太快，这个尖峰，也会相应增加，如果这个尖峰高于 Vgsth - 门极开通电压， 也是会有一定的风险的 .
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| | | | | 1 MOSFET 之九阳神功 护体 - 第 一级 -- 击穿电压 (雪崩)
MOSFET的雪崩现象可以分为动态雪崩（Dynamic Avalanche）和静态雪崩（Static Avalanche）两种情况：
动态雪崩（Dynamic Avalanche）：
动态雪崩通常发生在MOSFET在开关过程中，特别是在感性负载的电路中。当MOSFET导通时，对感性负载充电，电感积聚能量。当MOSFET关闭时，感性负载中积聚的能量释放，引起MOSFET漏极和源极间电压急速上升，并有电流流过，直至能量释放结束，电流和电压降至为零。这个过程就是MOSFET中动态雪崩的现象。在动态雪崩中，MOSFET的漏极-源极电压（VDS）会超过其最大额定值，导致雪崩击穿。这种击穿是由于在高电场下，载流子（电子和空穴）的碰撞电离，使得载流子数量急剧增加，从而产生雪崩电流。动态雪崩的特点是电流和电压的快速变化，这种快速变化可能会对MOSFET造成损害，尤其是在没有适当保护措施的情况下
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静态雪崩（Static Avalanche）：
静态雪崩是指在没有快速开关动作的情况下，MOSFET在持续的高电压作用下发生的雪崩击穿。这种情况下，MOSFET的漏极-源极电压（VDS）持续超过其最大额定值，导致PN结的电场强度增加，最终达到雪崩击穿的临界场强。静态雪崩通常发生在MOSFET处于关断状态时，由于外部电路的故障或其他原因，导致MOSFET的漏极-源极电压超过了其雪崩击穿电压。与动态雪崩相比，静态雪崩的特点是电压和电流的变化较慢，但长时间的高电压作用仍然可能导致MOSFET的损坏
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在设计MOSFET时，需要考虑其雪崩能力，以确保在可能出现雪崩击穿的情况下，器件能够安全工作。有些MOSFET被设计为能够承受一定量的雪崩电流一段时间，这样的器件可以被称为雪崩额定（Avalanche Rated）。而其他没有雪崩额定的器件在雪崩发生后可能会很快失效。不同的性能表现源于器件的物理特性、设计和制造过程的不同
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| | | | | | | 正好对MOS管雪崩这块的理解非常有限，抓紧来跟大师学习有几个问题想请教：
1. 只有工作时MOSFET漏极和源极间电压>最大额定电压，才称作雪崩击穿，反之就是正常工作，不能称之为雪崩 ？
2. 你也讲了有些MOS管能承受一定的雪崩击穿，那如何判断MOS管发生了雪崩击穿，从而修改设计避免雪崩？
3. 在设计MOSFET时，需要考虑其雪崩能力》，MOS管的手册中一般都会给个 EAS的参数，单位是xxxmJ，但这个参数感觉过于抽象化，到底该怎么运用呢？
4. 总结一下，其它无论动态，静态，都是要求工作时MOSFET漏极和源极间电压不能大于最大额定电压，是这个意思吧？
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正好对MOS管雪崩这块的理解非常有限，抓紧来跟大师学习有几个问题想请教：
1. 只有工作时MOSFET漏极和源极间电压>最大额定电压，才称作雪崩击穿，反之就是正常工作，不能称之为雪崩 ？ 答： 通常情况下，雪崩电压 一定大于 额定电压。规格书标称的 Vds耐压，例如100V，那么雪崩电压 一定大于 100V。 但是不是一超过 额定电压，就进入雪崩电压呢？ 不是的，在 额定电压 和 雪崩电压之间，是有一些 距离的。例如，100V的管子，假如在120V才发生雪崩。所以 ，这里有20V 的距离。
2. 你也讲了有些MOS管能承受一定的雪崩击穿，那如何判断MOS管发生了雪崩击穿，从而修改设计避免雪崩？
答：VDS尖峰从0V往上升，升到超过了100V的额定电压，还在继续往上升。例如，一直升到120V的时候，你会发现，VDS出现了一个平台，好像被钳住了一样的波形，这个在120VDC的平台波形， 就证明，此时，发生了雪崩击穿。如果 在电源的某一个测试条件下，例如，输出短路，可以看到雪崩了，那就得修改设计了。
3. 在设计MOSFET时，需要考虑其雪崩能力》，MOS管的手册中一般都会给个 EAS的参数，单位是xxxmJ，但这个参数感觉过于抽象化，到底该怎么运用呢？
答：首先，雪崩，是一个破坏性的物理测试。但 单次雪崩测试，其破坏性有限。如果 仅仅 只看MOS的 单次 雪崩，可以根据电压，电流波形 来计算和 评估EAS, 有没有超过来 判定，这个单次雪崩测试， 有没有风险。几乎每个MOSFET 原厂，都有关于这个EAS 的认定方法，我在这里，就不重复了。如果有必要，下次回帖的时候，再贴一个附件上来。（其重点，不是计算EAS； 重点，是理解 雪崩测试，是一个破坏性的物理测试。）
4. 总结一下，其它无论动态，静态，都是要求工作时MOSFET漏极和源极间电压不能大于最大额定电压，是这个意思吧？
答：是的。这个是从 器件 长寿命的耐用性 出发 来考虑的。 不能说，单次雪崩测试没风险，就认为， 整个电源设计，就没风险。这是个错误的观点。
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| | | | | | | | | | | 明白了两个点，1. 如何从Vds波形判断雪崩，动静态的雪崩都不能出现在电源中。2.雪崩的概念和意识很重要。
大师，顺便开个帖子讲讲 氮化镓 碳化硅 
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| | | | | | | | | | | | | 氮化镓 碳化硅，都没得问题！ 完全可以在我这里畅聊 ~.~ 有问必答 ！ 不过，先把最传统的 MOSFET 讲明白，讲透了，再去开吧~ 看我自己的时间~
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| | | | | | | | | | | | | | | MOSFET 之 九阳神功 之 (二) 驱动：
要使用好一个MOSFET，良好的驱动电路是前提。 前面列举了标准的驱动电路，讲解了如何选择开通电阻。现在来讲解一下，如何选择关断电阻。
下图是MOSFET，通常在关断的时候，MOSFET的漏极电压升高，于是，这个dvdt，就通过 米勒电容 Cgd , 到门极，然后，一部分流向驱动 IC 下拉的管，一问她分流向MOSFET的门极电荷。 流向门极的电荷，会在门极产生一个尖峰电压，如果这个vgs尖峰电压， 高于Vgsth 门极开通电压，就会有一定的二次开通，或者说寄生开通的风险。然后，这个风险，在高温的时候，最为可怕。因为随着温度升高，Vgsth是下降的趋势。而且有可能 Vgsth 下降一半左右。有时候，往往可能 忽略了这一点，而导通整个电源有失效风险！ 这个是选择关断电阻需要注意的事项。
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| | | | | | | | | | | | | | | | | 关断的时候，MOSFET的G极电压不是被IC拉到0V了吗？怎么会能升上去呢？是IC的放电能力差？
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| | | | | | | | | | | | | | | | | | | 通过弥勒电容过来的电流超出了驱动IC的灌电流能力 ？
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| | | | | | | | | | | | | | | | | | | | |  哈，看样子，很有必要了。我贴一个更清楚的电路图。如上面所示，驱动IC所谓的 下拉电流能力，无非就是驱动 IC 里面也有一个 MOSFET，而这个MOSFET对地，也等效为 一个导通电阻而已。只不过，可能是很小的电阻。然后在 MOSFET的 门极 驱动 回路中，关断电阻通常都是存在的，而且关断电阻，通常都是 欧姆级别，两个电阻，串一起。。 现在，你们可以想象到了吧。不是说 驱动 IC有一个下拉电流的能力，就可以解决所有的问题的。等效电路，依然有效。所以，前面画的，电流从Cgd, 流到Cgs, 然后，再流 到 Roff, 流到 驱动 IC 下拉MOSFET 里面，这样的电流通路，一直存在。
在这样的等效的电路中，不管MOSFET 关断时的 dvdt有多快，或者有多慢，流到 Cgs一定会有电流，只是在 dvdt很快的时候，这个 Cgs 也会被 拉升的更高些。这个现象一定存在，尤其在 越高 开关频率的时候，这个现象更为严重。
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| | | | | | | | | | | | | | | | | | | | | | | 这里对于这个问题，只留下 一张图来说明一下，dvdt的 上升，一定会带来 Vgs电压的上升。其实，这个Vgs上升的电压，是完全可以被 计算的。也就是说，在设计阶段，完全可控。 只是看 电源工程师 有没有留意这一点。
好啦。MOSFET 之 九阳神功 之 (二) 驱动，正常的设计要点，如何选择 Ron, Roff, 驱动芯片，这些基本都讲了。其实，驱动电路有好多细分的细节，这里，我主要是为了讲MOSFET, 就不展开了。
MOSFET 之 九阳神功 之 (三) SOA. 我觉得这一部分，应该有很多需要沟通的细节。或者一般情况下，很多情况下，电源工程师，在使用SOA 来判断一个能量经过MOSFET之后，有没有风险，可能 还有很多盲区，当然，各大MOSFET 原厂，都有很多讲解 SOA 曲线的来源，我在这里，也只贴个SOA 的曲线图，供做参考。但并没有讲解，具体针对一个 实测波形，到底如何 来判断 有没有风险，这一点，很多大原厂，并没有讲解清楚。所以，我仅针对这一点来展开。
首先给出一个实测波形，如上图，假设 这管子 的波形，流过 IPB020N10N5LF, 这个MOSFET， 大家评评看，有没有风险。
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哈，说的对， 先说一下这个波形图，上 下桥臂 电路，黄色是 上管的VGS， 绿色是 下管的 Vds， 也就是 中间SW的波形，蓝色是下管的 Vgs， 在这里， 我们可以清楚的看到，黄色 - 上管的Vgs 的开关速度，来控制 SW点的 dvdg, 也就是控制 下管 Vds的 dvdt, 这个时候，随着dvdt的上升，下管的 Vgs - 蓝色，有一个小尖峰出来，充分说明了，一个 管子 DS 之间的 dvdt的爬升速度，会引起 Vgs电压的 抬升。
如果，我们把上管的 Vgs - 黄色，开通的速度，加快，那么这个 绿色的 下管的 Vds 也就加快，也就是 dvdt加快了，最终会导致，下管的 Vgs - 蓝色的尖峰更高。当高过一定的电压时，特别是 比 Vgsth 门极开通电压还高时，就会有直通的风险。
这里，有两点，可以展开来说：1. 如果 尖峰 峰值电压 高过了 Vgsth ，如果判断 有没有 直通电流流过？ 2. 如果有直通电流流过，那么这个短时间的电流，一定是同时 经过 上 下 两个管子 ， 那么 如何 评估 这个 直通电流，引起的功耗 ？以及对应的风险？
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | 这个地方，假如 Vgsth 引起的尖峰太高，导致 MOS管开通，那么这个 dvdt 还有的 斜率，一定会受到影响，所以这个时候，判断 Vgsth 太高，引起了导通现象的话，根据 MOSFET 的 dvdt 的斜率，有没有 二个 斜率，通过这一现象来判断 MOSFET 有没有二次开启现象，俗称 寄生导通。需要的话，我有波形可以参考~
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 哈， 来一个 图文并茂 ~.~ 首先, MOSFET 的 DS 从 0 开始上升，这个dvdt会流过 弥勒电容，形成下面的电流 路径，这个大家应该都清楚了。那么 这个 dvdt 的上升，一定会引起Vgs电压的上升，如第2张图，Vgs也会有一个小尖峰。 如前面提到， Vgs 尖峰，如果没有达到 Vgsth，是比较安全的。如果第二张的 Vgsth 尖峰，高过MOSFET 的Vgsth , 那么 MOSFET ，就有开通的风险。如下面第二张图，假如在 dvdt 上升期间， Vgs尖峰超过了 Vgsth，是不是维持 dvdt的斜率的 这股能量，会有一小部分，直接流向这个MOSFET 漏极 和 源极，也就是 从MOSFET 本体流走了。一旦 流了一小部分，原本 很快的 dvdt 的斜率，是不是就会 变慢一点点； 一旦这个变慢了，由于 dvdt 引起的 Vgs尖峰电压，也会随之 而变小，尖峰变小了，MOSFET 也会恢复到完全关断状态。这是一个负反馈的节奏。 那么， 第三张图来了。Vgs 尖峰，没有引起开通的 Vds 上升的 斜率，应该是 第三张图，左边的那个 No turn on. 的样子，如果尖峰 导致 MOSFET 开通了，那么斜率，会是 第三张较 右边的那个样子。
不知道， 上面有没有讲明白这一点~
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 好吧！ 上一个问题，就先聊到这里， 等大家有问题，需要我继续 澄清的时候，我再继续。
在这里， 我先把 MOSFET 需要 注意的 各个方面都先写出来。
MOSFET 之 九阳神功 护体 第 一 级 -- 击穿电压.
MOSFET 之 九阳神功 护体 第 二 级 -- 雪崩电压.
MOSFET 之 九阳神功 护体 第 三 级 -- MOS驱动
MOSFET 之 九阳神功 护体 第 四 级 -- MOS 之 SOA 判定.
MOSFET 之 九阳神功 护体 第 五 级 -- dvdt 之限制
MOSFET 之 九阳神功 护体 第 六 级 -- MOS 损耗计算
MOSFET 之 九阳神功 护体 第 七 级 -- MOS 并联
MOSFET 之 九阳神功 护体 第 八 级 -- MOS 热设计
MOSFET 之 九阳神功 护体 第 九 级 -- MOS 寿命设计
基本上， 我想在这个帖子里面，要讲的，就是上面9个方面。看看大家的问题点。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | MOSFET 之 九阳神功 护体 第 四 级 -- MOS 之 SOA 判定.
如果要确保 MOSFET 在来一个脉冲能量的时候，完全安全，需要评估两点，
1. 这个脉冲能量所引起的瞬态功耗，产生的温升，有没有超过最大结温。 2. 保证在产生这一个脉冲能量的时候，三要素，时间，电压，电流，都在SOA范围之内。
能够做到上面两点，就可以确保，这个肪冲能量，对于这个MOS管来说，是安全的~
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 算瞬态损耗，是一件比较繁琐的事情。 通常，只要能用示波器，把电压，电流同时抓 出来，时间也有了，那么，余下的事情，就非常好办了，不用去计算瞬态损耗。如下图，有电压，电流了，再用示波器把两个通道相 乘，这样，电压，电流，时间，都有了。根据，这个脉冲功率的时间，从热阻表里面，读取一个热阻，再把这个 正弦波形，等效换算成方波，相乘之后，就得出 温升，再加上 发生这个脉冲时的 MOSFET的 壳温，只要这个温度 小于 Tj-max, 就表示 功耗 引起的温升，是安全的。
那么，把上面的 算完，安全就足够了吗？ 不够的，还得看线性区的电流，有没有超过 SOA对应的时间下的电流。
这个时候有一个问题，比如，如果脉冲时间为 3ms, 那正常情况下，SOA 不会描出 3ms 对应的线，这个时候，需要首先根据已经有的线，把这个3ms 的线，计算出来，然后，再把时间，电压，电流的曲线描点出来，直接放在 SOA 里面去 和 3ms 去比较。非常清楚的就可以看出，线性电流，有没有超过 规格了。
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| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | 下管的 VGS 有明显 被 dvdt 拉升的现象， 但最高 Vgs 尖峰 没有 超过 Vgsth , 所以没有开启现象，
另外，从 VDS 上升的 斜率来看，也没有二次斜率，所以，没有二次开启。
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| | | | | 您好，请问LLC mos下管在启动瞬间驱动波形这种很高的毛刺电压波形是怎么产生的？有什么解决方案？
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| | | | | | | 我先大概 猜猜 CH1： 下管vgs, CH2： 上管VGS, CH3 : 输入电流， CH4: 管子电流，
首先，下管常开，给自举电容充电，然后，下管VGS关断， 开始给上管打 第一个脉冲，但是，发现CH1 关断后，不知道哪里的电流，经过下管的体二极管，于是，在CH2 上管 第一个VGS 打出来的时候，下管的体二极管开始反向恢复，于是，在一个很窄的时间，下管体二极管反向恢复，时间约 100-200ns左右，DC输入电流，瞬态极高，下管的电流，也在那一瞬间，很高。极高的dvdt，在下管，于是，经过 Cgd，把门极拉起来了。随着 DVDT 消失，下管的 Vgs 也渐渐下降。
经过三个周期，谐振电流恢复正常的 相位和时序。。。
你就给了一个波形，啥其它的，全靠猜啊。不知道上面，猜对了没有。。 
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| | | | | | | | | CH1 LLC下管驱动，CH2 LLC上管驱动，CH3 LLC下管电流,CH4 上管电流LLC,前级有PFC，输出恒流，测试条件：输入AC180,输出48V/15A,满载启动瞬间波形
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| | | | | | | | | | | 我建议 你在这个过程的同一时间，勾一下，下管的 Vds 波形，真相应该可以 明了~
PFC 输出 恒流， 这个没有太明白，前级PFC, 通常 在后级 LLC 发波之前，PFC电压 早就应该在 标准 整定的值 吗。 例如： 恒压在380Vdc. 恒流，是个什么动作？
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| | | | | | | | | | | | | 他说的恒流应该是测试时电子负载CC模式吧，他这个上下管的驱动倒是很典型的有问题，看那个蓝色的驱动波形，平台之后一个三角形，怪怪的，平台是弥勒？
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| | | | | | | | | | | | | | | 不知道，这个启机之后的波形，会不会也是这样的三角波形。如果不管那么多，光是这个三角波，肯定不太理想的. 正常驱动波形，应该是一个 方波，要是变成了 三角波，那么 ，直接 增加 驱动电阻 ，完全有可能 把正常的方波，变为 三角波的。
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| | | | | 您好，请问像您帖子这样的对MOS和IGBT手册的解读或者实际应用案例或者问题集锦，有类似的资料推荐吗？
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| | | | | | | 必须 有啊~ 书 非经 不可读也 ~ 现在 网络太发达，各种类型的书，也层次不穷。而个人学习时间有限。不可能 把所有的 书都去精读，太耗精力。
通常来说，对于MOSFET相关的知识，有三个方面。
1. MOSFET 使用的应用场景，例如，电源拓扑. 2. MOSFET的器件应用特性 3. MOSFET本身特征，即半导体知识。
对于一个电源工程师来说，时间分配基本上是： 第1点，差不多花60%, 第2点，差不多30%, 第3点, 差不多10%.
关于你提到的，应该属于第2点，我附上一本书，比较经典的。初学者如果 还没有很多 实践经验的话，有空可以先看看这本书，快速积累经验。
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| | | | | | | | | | | 不客气，看看大家 还有什么需求， 我10.20 号 开的这一个帖子。 一个月就快到了，时间过得很快呀。
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| | | | | | | | | | | 把所有的 文件，全部下载完成，放在一个地方。然后，再去解压。
只能这样子，原文件太大，而一个附件最多不超过5M.
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| | | | | | | | | | | | | 我是您说的那样做的，但是还是有问题。我在网上找了下，是这本书吗？
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| | | | | | | | | | | | | | | 是的， 就是这本书~
奇怪 ，其它人呢？全部下载后，还是不能解压缩成功吗？
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| | | | | | | | | | | | | | | | | 好像是有点问题，再重传一次~
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| | | | | | | | | 各位同学，上面的 上传有点问题， 请移至 70楼下载，谢谢啦~
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| | | | | | | | | | | 1个月真快，好像大家对下面的问题，并没有太多的兴趣，我也在这里做个总结：
MOSFET 之 九阳神功 护体 第 一 级 -- 击穿电压. 通常所说的，规格书的 Vds电压，是指在 IDSS 达到一定值 的时候，施加在DS时的电压，一定会大于 规格书的电压。这个测试表明，真正的击穿电压，是在规格书规定的 最大电压之上。 可以让用户放心使用在规格书的范围之内。器件 肯定 不会击穿。
MOSFET 之 九阳神功 护体 第 二 级 -- 雪崩电压.
这个一般情况下，是指瞬态电压已经超过 规格书里面 写的 最大VDS电压之后，VDS电压继续 上升，激发体二极管的 齐纳效应，产生的一个现象。重点是，雪崩，对于MOSFET 而言，是一个破坏性的测试。没事，别总做雪崩测试。不然，即使每次雪崩能量很好，就算是 好好的管子，在 多次雪崩之后，管子也会坏掉的.
MOSFET 之 九阳神功 护体 第 三 级 -- MOS驱动
不同的应用，驱动管子的方式不尽相同。当然，对于占空比的范围不同， 对应的驱动电路，也有很多讲究。我并没有完全展开来讲。只是讲了一些，非常常规的 驱动电阻， 驱动电流等设计的说明。
MOSFET 之 九阳神功 护体 第 四 级 -- MOS 之 SOA 判定.
关于SOA的所有曲线的介绍，各大原厂都详细的文档。关于SOA判定，通常测出MOSFET电压，电流波形，用示波器算出脉冲功率，计算一下引起的 温升，再核 算一下最大温度。 第二步，再看看线性区电流有没有超过SOA的曲线，两点都OK的话，就可以判定 是在 SOA 范围之内。
MOSFET 之 九阳神功 护体 第 五 级 -- dvdt 之限制
这个还没有太多时间去写，这不，感兴趣的人也不多。简单总结一下：有两种DVDT， 一种是反向偏置的时候，体二极管已经有电流流过。这个时候，允许 的dvdt通常比较小，或者说 体二极管的 DVDT； 第二就是，MOSFET的 dvdt，在反向集团的时候，体二极管，没有电流渡过。通常这种工况可以的DVDT要大很多。 原因是，两种工况下，MOSFET内部电流流向不同导致。
MOSFET 之 九阳神功 护体 第 六 级 -- MOS 损耗计算
这个有一些非常实用的计算公式，用来计算MOSFET上升沿每个阶段的时间，得知了这个时间之后，可以非常评估MSOFET的开通损耗，导通损耗，关断损耗。不过，看上去，没太多人感兴趣。 我也没有花篇幅来细讲。
MOSFET 之 九阳神功 护体 第 七 级 -- MOS 并联
MOSFET管并联，是有很多工程上面的考虑的，理论上来讲，当然可以并联。不过，这里，也有很多小技巧。也没有展开。
MOSFET 之 九阳神功 护体 第 八 级 -- MOS 热设计
这一部分，通常来讲，非常精细的热设计，需要考虑的方方面面太多，所以，常用的非常 简单 粗暴的方式，来计算一个大概的散热器面积，是可以的。
MOSFET 之 九阳神功 护体 第 九 级 -- MOS 寿命设计
不是，所有的 电源设计， 器件 都可以使用 10年的。想要把器件 合理的使用，然后保证 电子设备，能够使用 10年以上寿命，是有很多功课要做的。好像也没人感兴趣。 所以，也没有全部展开来讲了。
哈。 1个月的时间过得真快。关于上面的问题，大家可以找我，如果 有需要的话~
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| | | | | | | | | | | | | | | | | 想向您请教MOS管GS间下拉电阻的取值依据，大部分工程师用10K，可否解释一下，谢谢您
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| | | | | | | | | | | | | | | | | | | 哈，这个问题，有可能 困扰了很多人。
是这样子， MOSFET 由于在制造工艺当中，生成的 GS 电阻 非常大，一般都是 M 欧姆级别。大电阻的二端 网络，更容易 从源的二端 网络 获取 驱动信号。
至于GS 并联10K, 5.1K, 都见过有人这样用的。你说 1K行不行， 也不能说不行。 或者，你说100k, 行不行， 也不能说完全不行。
并联电阻作用，第1： 当MOSFET 没有工作的时候，把GS 阻抗降下来，防止静电 损坏。
第2： 也不能降得特别低，太低了，不容易比 驱动 芯片的 输出 端 把方波信号，加到 GS 端，太低了，而且，功耗 也相对比较大，没有必要。
第3： 你完全可以用一个 20K，在你 批量的电源上面用，大批量用了之后，你也会发现，好像也行。
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| | | | | | | | | | | | | 是呀，或者能不能把每一点对应的比较好的资料文档做个分享呀？
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| | | | | | | | | | | | | | | 击穿， 雪崩，驱动，SOA，这些， 我都讲了一些内容。基本上，以器件 应用为主吧。
因为没人，跟贴。。。 所以，我也没太多动力 更新~
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| | | | | | | | | | | | | 老师，我一直在关注你讲的，能不能这样把市面所有MOS类型，比如什么深沟槽等等都展开细讲各种类型内部的原理，还有个就是怎么把三极管设计在开关和截止状态的理论计算，谢谢呀。
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| | | | | | | | | | | | | | | 哈。这个就是讲器件内容，也没问题啊。就是看怎么个**。讲得有比细。
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| | | | | | | | | | | | | | | 功率器件 并联，是一个老生常谈的话题，理论上来讲，只要并联的 所有 参数完全 一模一样，并联后，均流，不管是 动态均流 ，还是稳态均流，都应该是非常理想的。 只不过，我们在工程中，基本上是不可能做到 所有参数 完全 一模一样的。 于是，就会产生各种各样的问题。先上图。
其实，把 所有有可能 的 并联参数，全部提取出来，基本上 如上图所示， 这里，如果想绝对 的 一模一样，可能需要考虑很多问题，例如：
1. MOS自身的 一致性
a) 稳态: Rdson 参数分布性
b) 瞬态: Ciss, Cgd, Coss, Vgsth, gfs,
2. PCB布局的 一致性
a) 每一个驱动回路走线的寄生电感，对于并联MOS来说，是不是完全一致
b) 每一个功率回路走线的回路，对于并联MOS来说，是不是完全一致
最后：如果实际工程中，总会或多或少有一些不对称 的参数出现，那如何在调试中，去实际 平衡不均流的现象，就是 提前预备了多少调试方法，这个对于实际 解决工程问题，也非常重要。预留的方法，越多，到了最后实际工 程中，也有可能，更好的去平衡不均流的现象，最终平衡到一个 工程可以接收的程度。
附上，一个我认为写的比较细的文章，并联没有 理论上所谓的 困难，只是 在实际 工程中去尽可能的做到完全对称，这一点，才是比较难的。
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| | | | | | | | | | | | | 期待老师继续讲解，特别损耗计算这块。如：三相桥PFC中 MOS管的损耗计算。
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| | | | | | | | | | | | | | | MOSFET 之 九阳神功 护体 第 六 级 -- MOS 损耗计算.
有很多资料介绍 MOS 损耗计算 这一知识点, 要在设计电源阶段，提前预估 MOS的功耗，从而进行热设计。关于任何MOS本身的损耗，是完全可以掌握的。然后到了具体的 某一个 拓扑应用中的 损耗，无外乎 都在MOS 本身的损耗考虑 范围之内。
大的范围分为两内： 1. 开关损耗 a. 驱动损耗; b. Coss损耗 c. 开通损耗 d. 关断损耗 e. 体二极管 反向恢复损耗
2. 导通损耗 a. MOSFET 正向导通 Rdson 损耗， b. 体二极管 导通损耗.
我应该没有漏掉。 任何 MOS，本身用在电路当中，就有可能 产生上述的 7 种损耗。那具体的 到了 某一个 应用场景当中的话，就看上述 7 种损耗当中，有那些是需要考虑的，有那些，是不会有的损耗。
a) 驱动损耗： MOS是开关器件，每一次 开通和 关断，都需要将 MOS 的 门极 电容 Ciss 从 0 V 升到 12V， 然后再 从 12V 降到 0V，驱动损耗，就指这一部分
b) Coss损耗： MOS 每一次关断的时候，DS 两端都需要 承受一个 电压，例如：PFC的 MOS，常常在关断的时候，MOS 的 Coss就存了 400V电压，0.5*C V^2 就
是一部分能量，MOS每关一次，再次开通的时候，存储在COSS 的能量，就会消耗在 MOS身上。 这一部分就是 Coss 损耗
c) 开通损耗： MOS 每一次 开通的时候，电流，通常从一个小的值，升到 一个 更大的值，而MOS的 DS 电压，需要从 关断电压，假如400V, 降到 接近 0V，这个
期间，有电压电流的 交叉时间，在这个时间内，产生的损耗，称之为 开通损耗。
d) 关断损耗： 这个跟上面的 开通损耗 正好相反，即MOS 每次在 关断的时候， 电流从大 变到小，DS 之间的电压 从0V 升到 400V，这个期间的损耗。
e) 体二极管反向恢复损耗： 这个就有点像 单纯二极管，在正向导通一定的电流之后，突然反向截止时，施加的反偏电压，会产生一定的反向恢复电流，这个反
向恢复电流产生的损耗。
f) 导通损耗: 在MOS完全导通期间，电流需要 经过 MOS 的沟道，i^2 * Rdson ，这一部分损耗为 导通损耗
g) 体二极管 导通损耗： 当MOSFET 在开通之前，如果已经有电流 从 S 极 向 D 极流过，这个时候 MOS 管的 GS 之间，并没有驱动电压。这个时候 经过的是
MOSFET的 体二极管，产生一个压降 VF， 从而导致一定的损耗。
基本上 就是 上述 7 种 吧。 具体的 PFC 电路，就需要针对 每一个 位置 的MOS，采取 7 种损耗 的几种去考虑了。
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| | | | | HI,請教一下,有關測試MOSFET 的EAS 選用的電感,我是要測試650V 2A 的MOSFET EAS,有人有實際測試過嗎?
謝謝.我目前測試使用磁環電感測試,但是測試出來波形怪怪的,打single pulse 在IAS的流就沖到5.27A,電感在EAS區的釋能很快就釋放完了,不知道有沒有人知道要選用什麼電感做EAS測試會比較好.謝謝.
EAS-測試波形
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EAS-測試參考電路
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選用的磁環電感
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| | | | | | | | | 我想要的波形是這樣,使用電感測試時利用電感的特性儲能與釋能的方式測試MOSFET EAS .但我使用的磁環電感測試起來,就是釋能太快,看不到MOSFET 實際的EAS 能量.
不知道有沒有人有這方面的經驗可以提供一下合適的電感.
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| | | | | | | | | | | 你好，我没实际做过这个，但是你的实际测试图好像存在一些问题。1.Id为何会出现一个平台而不是继续上升？是不是供电的直流源做了输出限流或者电路中串联了电阻？
2.IAS最大值需要到多少？这个应该需要计算或者根据规格书选定？在电感不饱和的前提下调节导通时间以调节电感中存储的能量
3.电感值的选取是否合理？
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| | | | | | | | | 我想要的波形是這樣,使用電感測試時利用電感的特性儲能與釋能的方式測試MOSFET EAS .但我使用的磁環電感測試起來,就是釋能太快,看不到MOSFET 實際的EAS 能量.
不知道有沒有人有這方面的經驗可以提供一下合適的電感.
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