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电机驱动 EMI 160MHz 超 6db

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  • 2021-2-1 10:59:23
10问答币
1111.png
如图所示 电机驱动板子,电机空载的时候测得的结果
板子上面包含一路 BUCK BUCK IC 的开关频率为 400KHz
一个三相半桥电路,其中 MOS 的开关频率为 10KHz
已经尝试过在电源线上加共模,但是 160MHz 处的突起仍然存在
请教一下各位前辈

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只能说这个 PCB 布局相当渣。违背 DCDC 的布线原则: 楼主连 输入、输出电容都可以搞混: 看文字描述、PCB实图,的确是 Buck 电路,是输入电容 - IC开关 - 电感 - 输出电容,C7、C38 明显是 输入电容。 S2 到 L4 无谓绕行比较长,居然还过了两次 Via, L4 到真正的输出电容 C35、铝电解 也有绕行。 最离谱的是 S2 的 GND、输入电容C38 的 GND,需要 Via 与输入 GND 联系, 输出电容的 GND 同样被无谓分割,仅靠两 ...
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助理工程师
  • 2021-2-1 12:06:38
 
MOS.png SW.png
再附上 MOS 栅极和 BUCK IC 处 SW 脚的波形
谢开源
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LV8
副总工程师
  • 2021-2-1 13:40:44
 
先得区分是半桥来的还是Buck的。尝试在buck输入串个小共模

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  • 2021-2-1 17:32:31
 
好的 谢谢前辈  
wangdongchun
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LV10
总工程师
  • 2021-2-1 21:37:31
 
首先确定突变来自那部分,楼主最好将电路图附上,可以尝试加入共模抑制电路试试看有无效果。

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  • 2021-2-2 08:50:50
 
我把图贴在 10 楼了。谢谢前辈
xkw1cn
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版主
  • 2021-2-1 21:54:07
 
这是辐射,加滤波没啥毛用。建议在板子接电机出线端加磁环,并且在环上绕几圈试试。

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  • 2021-2-2 08:41:07
 
这个尝试过了,不过改善的不是这里,改善了前面 30-50MHz 的频段。谢谢前辈
nc965
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版主
  • 2021-2-2 00:48:28
 
装进机壳再看
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  • 2021-2-2 08:41:45
 
目前不具备装进机壳的条件,不过可以试一下。谢谢前辈
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  • 2021-2-2 08:50:05
 
BUCK.png
这是 BUCK 部分的 PCB
S2 是 BUCK IC,  S2 的管脚分布,从 1 脚开始依次是 GND、SW、VIN、FB、EN、BOOT
C7、C38是输入电容(这里是手快打成了输出!!!已改正)
L4 是电感
R10、R13是采样电阻
C36 是 BOOT 电容,这里没有添加电阻
我觉得有问题的就是我把输出电容 C35 和它旁边那个极性电容的地引回了输入端的地,并且在底层经过了电感下面
不知道这是否会构成影响

wh6ic
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  • 2021-2-2 11:59:01
 
只能说这个 PCB 布局相当渣。违背 DCDC 的布线原则:
  楼主连 输入、输出电容都可以搞混: 看文字描述、PCB实图,的确是 Buck 电路,是输入电容 - IC开关 - 电感 - 输出电容,C7、C38 明显是 输入电容。

   S2 到 L4 无谓绕行比较长,居然还过了两次 Via,
   L4 到真正的输出电容 C35、铝电解 也有绕行。

      最离谱的是 S2 的 GND、输入电容C38 的 GND,需要 Via 与输入 GND 联系,  输出电容的 GND 同样被无谓分割,仅靠两个小尺寸 Via 与 外界联系 。

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  • 2021-2-2 12:11:09
 
谢谢指出错误啊,C7、C38的确是输入电容。
按前辈这样的说法是应该先保证地不被分割?
绕行在后面可以改进

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  • 2021-2-2 12:21:21
  • 倒数10
 
不是地不被分割。 而是要保证 地平面 的低阻抗(包含直流、交流阻抗,  就是说被迫的情况下,可以被分割,靠大量Via来补偿)。
   绕行、高阻Via 也是 产生 大量辐射 的源头之一
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  • 2021-2-2 12:29:39
  • 倒数9
 
懂了,又学到了
是一个很好的改进方向
十分感谢指正和指导

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  • 2021-2-2 14:19:34
  • 倒数8
 
再请教一下前辈
如果我铺地铜(铺得好的前提下),会削弱这种因为分割而带来的影响吗

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  • 2021-2-2 14:24:49
  • 倒数7
 
另外,我如果从其他地方控制整体的功率下降,比如让电路的负载减小输出电流减少一点,能不能对辐射有所改善,不敢确定这一点

wh6ic
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副总工程师
  • 2021-2-2 14:44:02
  • 倒数6
 
先定位一下,超标的辐射源在哪。
   降低负载电流,可能效果不佳,肯定不成比例,比如降低电流到 50%,大概率只能降低 1 ~ 2 dB 甚至观察不到,而不是 降低电流 同等的 6dB。

如果确定是这个 DCDC,可以试试在 S2 的 SW Pin 对地并联一粒 102 或者 471 电容,  元件面、焊接面 合适位置刮开焊上贴片电容(不要用插件电容,也不要用飞线),分别试一试 -- DCDC 效率会掉一些
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  • 2021-2-2 15:03:56
  • 倒数5
 
好的 谢谢前辈
beyond_笑谈
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高级工程师
  • 2021-2-2 17:58:19
  • 倒数4
 
layout时反馈信号要干净,从电容处引,不行就走内层,输入和输出电容也尽可能靠近芯片
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  • 2021-2-3 08:10:51
  • 倒数3
 
这个有考虑的,不过还有很大的进步空间,谢谢指导
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助理工程师
  • 2021-2-3 17:28:37
  • 倒数2
 
定位到问题是在三相半桥处,整改后请教再请教各位意见
linsmt
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最新回复
  • 2021-2-4 11:15:12
  • 倒数1
 
楼主的PCB画的一团乱,需要重LAYOUT下子,然后再测试肯定会好很多的
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