| | YTDFWANGWEI- 积分:109919
- |
- 主题:142
- |
- 帖子:45932
积分:109919 版主 | | | 不加的话,光耦不导通,基极悬空,有干扰三极管就导通了。
评分查看全部评分
|
|
|
|
| | | | YTDFWANGWEI- 积分:109919
- |
- 主题:142
- |
- 帖子:45932
积分:109919 版主 最新回复 | | | | | |
|
|
|
| | | | | 光耦 C-E 有微弱的漏电电流,这个电流会通过偏置电阻旁路掉,不会流过三极管的 B-E极,
减少(或避免)三极管误导通,
提高电路可靠性。
~~~
|
|
|
| | | | | | | 非常好 还是有疑问 这样一来 岂不是需要的驱动电流更大了 毕竟多了一个支路啊 |
|
|
|
| | | | | | | | | 可以估算:
以1/2 的三极管截止电压0.2V/0.5/Ic光耦的最大漏电电流来计算,实际中还要考虑温度的影响,调整得到一个折中值即可。
|
|
|
|
|
| | | | | | | | | 看一下晶体管和光耦的规格书,都有漏电流这项,以及结电容。BE并联电阻可使集极电流大幅降低到1uA以下,也使结电容Cje放电以提高速率。不接电阻的集极电流可能数十uA。我做遙控器用PNP当作开关,BE并联22k电阻,没压按鈕时耗电流几乎为零,反正电流表测不出,电阻不接了则静态电流变得很大。如果是当成开关在50kHz时这個并联电阻必須4.7k欧姆以下,否则晶体失效沒动作。
換成POWER MOSFET时,GS兩端不可悬空,否則DS兩端是完全导通,不像晶体管只是微微的漏电。
|
|
|
| | | | | | | | | | | 你说的漏电流是哪个支路的电流?CE这个通路 或者DS这个通路?
|
|
|
| | | | | | | | | | | | | 晶体管本身的集基之间,以及光耦CE之间的漏电流,上术两个漏电流流向基极,然后放大(乘以)hFE倍,因此并联基射极间电流以分流吸收掉上术漏电流。仿真应可察觉电阻之作用。
|
|
|